创新实验 偶校验码 四位二进制加法器 VHDL.docVIP

创新实验 偶校验码 一.实验原理及代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity jiaoyan is Port ( INPUT : in STD_LOGIC_VECTOR (7 downto 0); OUTPUT : out STD_LOGIC_VECTOR (8 downto 0)); end jiaoyan; architecture Behavioral of jiaoyan is begin process(INPUT) variable even :STD_LOGIC; begin even :=0; for i in INPUT range loop OUTPUT(i)=INPUT(i); if INPUT(i)=1 then even :=not(even); end if; end loop; OUTPUT(8)=even; end process; end Behavioral; 接收：library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity jieshou is Port (INPUT : in STD_LOGIC_VECTOR (8 downto 0); OUTPUT : out STD_LOGIC); end jieshou; architecture Behavioral of jieshou is begin process(INPUT) variable even :STD_LOGIC; begin even :=0; for i in INPUT range loop if INPUT(i)=1 then even :=not(even); end if; end loop; OUTPUT=even; end process; end Behavioral; 二.实验过程 1、打开Xilinx-ISE，建立新资源，设置如下 2、建立VHDL Module，设置端口数 3、在出现的窗口中输入程序代码，对程序进行验证，验证通过 4、建立Test Bench Waveform，在建立的.tbw文件中设置输入端数据 5、端口设置 6、程序下载到实验箱 三.实验结果记录 当input=000000000时 output=0 当input=110100010时 output=0 当input=000001000时 output=1 当input=111111111时 output=1 实验结果完全正确 四位二进制加法器 一.实验原理及代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jiafaqi IS PORT(a,b:IN STD_LOGIC_VECTOR(3 downto 0); sum:OUT STD_LOGIC_VECTOR(3 downto 0); c_out:OUT STD_LOGIC); END jiafaqi; ARCHITECTURE one of jiafaqi is signal y:STD_LOGIC_VECTOR(4 downto 0); signal aa,bb:STD_LOGIC_VECTOR(4 downto 0); begin aa=0a(3 downto 0); bb=0b(3 downto 0); y=aa+bb; sum(3 downto 0)=y(3 downto 0); c_out=y(4); end one; 二.实验过程 1、打开Xilinx-ISE，建立新资源，设置如下 2、建立VHDL Module，设置端口数 3、在出现的窗口中输入程序代码，对程序进行验证，验证通过 4、建立Test Bench Waveform，在建立的.tbw文件中设置输入端数据 5、端口设置 6、程序下载到实验箱 三.实验结果记录 a、b为加数，sum为和，c_out为进位输出 当a=1100 b=0011时 sum=1111 进位c_out=0 当a=0011 b=1100时 sum=1111 进位c_out=0 当a=1010 b=0101时 sum=1111 进位c