3-FPGA设计中的基本问题2008.pptVIP

FPGA设计中的基本问题 建立和保持时间 时钟问题 冒险现象 清零和置位信号 信号的延时 器件结构与实际系统的匹配 电路结构与器件速度和成本之间的关系 器件加密 设计文档 建立和保持时间 “建立时间”定义为在时钟跳变前数据必须保持稳定（无跳变）的时间。 “保持时间” 定义为在时钟跳变后数据必须保持稳定的时间。 建立和保持时间 建立和保持时间 数据稳定传输必须满足建立和保持时间的要求， 否则输出数据就可能有错误，或变得不稳定。在FPGA设计中，应对信号的建立和保持时间做充分考虑，尽量避免在数据建立时间内或其附近读取数据。对于级联的功能模块或者数字逻辑器件，后一模块或器件的工作时钟一般取前一模块或器件工作时钟的反相信号，这样就可以保证时钟的边沿位于数据的保持时间内。 时钟问题 设计不良的时钟 导致系统错误的行为 调试非常困难 在FPGA设计时通常采用以下5种时钟： 全局时钟 门控时钟 多级逻辑时钟 波动式时钟 多时钟系统是这四种时钟类型的任意组合 时钟问题——全局时钟 全局时钟(或同步时钟) 简单 可预测 在FPGA设计中最好的时钟方案是： 由专用的全局时钟输入引脚驱动的单个主时钟去控制设计项目中的每一个触发器。 能够提供器件中最短的时钟到输出的延时 时钟问题——全局时钟 时钟问题——全局时钟 图1给出了全局时钟的一个实例，定时波形显示出触发器的输入数据D[3 ..1]应遵守建立时间tsu和保持时间th的约束条件。如果在应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号。 有关建立和保持时间的介绍请参见下一节内容，其具体数值可在FPGA器件的数据手册中找到，当然也可用开发软件的定时分析器计算出来。 时钟问题——门控时钟 在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的，FPGA具有乘积项逻辑阵列时钟(即时钟是由逻辑产生的)，允许任意函数单独地控制各个触发器。门控时钟是由阵列时钟构成。门控时钟常常同微处理器接口有关，例如用地址线去控制写脉冲。 每当用组合逻辑来控制触发器时，通常都存在着门控时钟。在使用门控时钟时， 应仔细分析时钟函数，以避免毛刺的影响。如果设计满足下述两个条件，则可以保证时钟信号不出现危险的毛刺，门控时钟就可以像全局时钟一样可靠工作： 时钟问题——门控时钟 驱动时钟的逻辑必须只包含一个“与门”或一个“或门”，如果采用任何附加逻辑，就会在某些工作状态下出现由于逻辑竞争而产生的毛刺。 逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。 时钟问题——门控时钟 时钟问题——门控时钟 时钟问题——门控时钟 图2和图3是可靠门控时钟的实例。在图2中，用一个“与门”产生门控时钟，在图3中，用一个“或门”产生门控时钟。在这两个实例中，将引脚nWR和nWE作为时钟引脚，引脚ADD[3 ..0]是地址引脚，两个触发器的数据是信号D[n ..1]经组合逻辑产生的。 时钟问题——门控时钟 图2和图3的波形图显示出有关的建立时间和保持时间的要求，这两个设计项目的地址线必须在时钟保持有效的整个期间内保持稳定(nWR和nWE是低电平有效)。如果地址线在规定的时间内未保持稳定，则在时钟上会出现毛刺，造成触发器发生错误的状态变化。另一方面， 数据引脚D[n..1]]只要求在nWR和nWE的有效边沿处满足标准的建立和保持时间的规定。 时钟问题——门控时钟 可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图4给出如何用全局时钟重新设计图2所示的电路，即让地址线去控制D触发器的输入使能。许多FPGA设计软件，如MAX+PLUSⅡ软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的状态被时钟激励到触发器中，当ENA为低电平时，则维持现有状态。 时钟问题——门控时钟 时钟问题——门控时钟 时钟问题——门控时钟 图4中重新设计的电路的定时波形表明地址线不需要在nWR有效的整个期间内保持稳定，而只要求它们和数据引脚一样符合同样的建立和保持时间，这样对地址线的要求就少很多。 时钟问题——门控时钟 时钟问题——门控时钟 图5给出了一个不可靠的门控时钟的例子。3位同步加法计数器的RCO输出用来作为触发器的时钟端，由于计数器的多个输出都起到了时钟的作用，这就违反了可靠门控时钟所需的条件之一。 在产生RCO信号的触发器中，没有一个能考虑为实际的时钟，这是因为所有触发器几乎在相同的时刻都发生翻转，但是我们并不能保证在FPGA器件内部QA、 QB、QC到D触发器的布线长短一致。因此，正如图5的时间波形所示，在计数器从3计到4时，RCO线上会出现毛刺(假设QC到D触发器的路径较短，即QC的输出先翻转)。 时钟问题——门控时钟 时钟问