数字电子技术 第6讲.pptVIP

1 时序逻辑电路的分析和设计方法 根据设计要求和给定条件建立原始状态图； 状态化简，求出最简状态图 ； 状态化简后可减少所用触发器和逻辑门的数量，使设计出来的电路简单、经济、可靠。 等价状态：这些状态在输入相同的情况下，不仅输出相同，而且要转换到的次态也相同。 状态编码（状态分配）； 确定触发器的类型和个数 ； 求出电路的状态方程，驱动方程和输出方程 ； 画出逻辑图并检查自启动能力。 同步时序逻辑电路设计举例 列出原始状态转换表： (4) 确定触发器的类型和个数 画出触发器Q2n+1、Q1n+1的卡诺图 求输出方程 (6) 画出逻辑图 （7）检查自启动能力 修改输出方程 (8) 修改后的逻辑图 试设计一个同步时序电路，要求电路中触发器Q0、Q1、Q2及输出Y端的信号与CP时钟脉冲信号波形满足下图所示的时序关系。 (2) 写出电路的状态方程、驱动方程和输出方程 （4）检查自启动能力 检查自启动能力 修改后的逻辑图 2 常用时序逻辑电路 2.1 计 数 器 2.1.2 非二进制计数器 (2) 画出卡诺图，求出D触发器的驱动方程： (3)画出逻辑电路图 (4) 画出完整的状态图，检查设计的计数器能否自启动。 2.1.3 集成计数器74161（ 4位二进制同步加计数器） 74161的时序图 （2）74161的应用 例2.1.2 用74161构成九进制加计数器。 例2.1.2 用74161构成九进制加计数器。 分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？ 例2.1.3 用74161组成256进制计数器。 用集成计数器构成任意进制计数器小结 N M 的情况 2. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 （2）74LS290的应用 （2）74LS290的应用 3 寄存器和移位寄存器 7.2.1 寄存器—74LS175 7.2.1 多位寄存器—74LS175 7.2.2 移位寄存器 图7.2.3 时序图 2. 双向移位寄存器 7.2.3 集成移位寄存器---74194 表7.2.4 74194功能表 7.2.4 应 用 绘出波形图如下： 可实现串行输入—串行输出(由DOR或DOL输出)、串行输入—并行输出工作方式(由Q3~Q0输出) 把若干个触发器串接起来，就可以构成一个移位寄存器。 图7.2.2 串行数据输入端 串行数据输出端 并行数据输出端 1. 单向移位寄存器（串入/串出、并出、右移） 7.2.2 移位寄存器 D2=Q1 D1=Q0 D3=Q2 D0=DI Q0n+1=D Q1n+1 =Q0 Q2n+1 =Q1 Q3n+1 =Q2 Qn+1=D D触发器的特性方程 驱动方程： 次态方程： 工作原理： 设 DI = Q0Q1Q2Q3 = 1011 1 0 1 1 0 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 4个CP后，输入端的数据“1011”，串行送入寄存器，并行输出；再经过4个CP，串行输出（数码移出寄存器）。 FF0 FF1 FF2 FF3 CR=0 1CP 后 1 2CP 后 1 3CP 后 0 4CP 后 1 1011 D3 D2 D1 D0 D3 D3 D3 D3 1 2 3 4 5 6 7 8 9 D2 D2 D1 D2 D1 D0 D2 D1 D0 D1 D0 D0 再经过4个CP后，从DI 端串行输入的数据从DO 端串行输出。 串入?串出 从图中可看出：经过4个CP作用后，从DI 端串行输入的数据从Q0 Q1 Q2 Q3并行输出。 串入?并出 工作波形： S=1 S=0 右移 左移 还可实现串行输入/串行输出、串行输入/并行输出。 4个并行输入端 2个控制端 并行输入 1 1 左 移 0 1 右 移 1 0 保 持 0 0 S0 S1 功 能 控 制 信 号 4个并行输出端 × × × × × × × L L H 8 L × × × × L × H L H 7 H × × × × H × H L H 6 L × × × × × L L H H 5 并入并出 H × × × × × H L H H 4 A B C D A B