数字逻辑设计课件7.ppt

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2018-05-14 发布于四川
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第七章异步时序电路 7.1 异步时序电路的特点及模型 7.2 脉冲异步时序逻辑电路 7.3 电平异步时序逻辑电路 7.1 异步时序逻辑电路的特点及模型 7.2 脉冲异步时序电路7.2.1 脉冲异步时序电路分析 7.2.2 脉冲异步时序逻辑电路的设计 7.3 电平异步时序逻辑电路7.3.1电平异步时序电路的定义 7.3.2 电平异步时序电路的分析 7.3.3 电平异步时序逻辑电路的竞争和险象 . . 7.3.4 电平异步时序电路的设计 11 10 (11) (11) (11) 10 (10) (10) 11 00 01 00 (01) (01) (01) 00 (00) 10 01 (00) Y2Y1 y2y1 X2X1=00 X2X1=01 X2X1=11 X2X1=10 激励状态二次状态 X2X1=00 X2X1=01 X2X1=11 X2X1=10 A (A) C B (A) B A (B) (B) (B) C (C) (C) D A D C (D) (D) (D) 用00表示A;01表示B; 10表示C;11表示D 2、增加过渡状态避免竞争如果在状态相邻图上出现奇数个状态的闭合环，则必须增加过渡状态才能实现无竞争的状态分配。例：对下表进行状态分配。激励状态/输出状态二次状态 X2X1=00 X2X1=01 X2X1=11 X2X1=10 A (A)/0 (A)/0 B/0 C/0 B - C/1 (B)/1 C/1 C A/0 (C)/0 (C)/0 (C)/0 作状态相邻图可见：状态A和B，状态A和C，状态B和C都相邻。需增加过渡状态D，以便进行相邻状态的分配。 A B C A B C D 增加过渡状态D后，凡是从A状态到C状态的必须经过D状态。同样，从C状态到A状态也需经过D状态。 A (A)/0 (A)/0 B/0 D/0 B - C/1 (B)/1 C/1 C D/0 (C)/0 (C)/0 (C)/0 D A/0 - - C/0 二次状态 X2X1=00 X2X1=01 X2X1=11 X2X1=10 激励状态/输出状态激励状态/输出状态二次状态X2X1=00 X2X1=01 X2X1=11 X2X1=10 A (A)/0 (A)/0 B/0 C/0 B - C/1 (B)/1 C/1 C A/0 (C)/0 (C)/0 (C)/0 0 0 1 1 y1 y2 A D C B 按照相邻状态相邻分配的原则，对上表的状态分配如下：将该状态分配代入上面的流程表得如下二进制流程表。 Y2Y1 y2y1 X2X1=00 X2X1=01 X2X1=11 X2X1=10 00 (00)/0 (00)/0 01/0 10/0 01 - 11/1 (01)/1 11/1 11 10/0 (11)/0 (11)/0 (11)/0 10 00/0 - - 11/0 A (A)/0 (A)