第9章S3C44B0_2410硬件结构与关键技术分析(2).pptVIP

BANK控制寄存器（BANKCONn?：nGCS6-nGCS7）： 总线控制寄存器BANKCON6、BANKCON7位信息如表9-8所示。 详细信息见教材《ARM嵌入式系统结构与编程》 229页表9-8 3．刷新控制寄存器（REFRESH） 刷新控制寄存器REFRESH位信息如表9-9所示。 详细信息见教材《ARM嵌入式系统结构与编程》 230页表9-9 4．BANKSIZE 寄存器（BANKSIZE） BANKSIZE 寄存器位信息如表9-10所示。 详细信息见教材《ARM嵌入式系统结构与编程》 231页表9-10 9．2．6 SDRAM接口电路设计 SDRAM的行地址线和列地址线是分时复用的，也就是地址线要分两次送出，先送行地址线，再送列地址线。 HY57V561620是现代公司生产的容量为32MB（4M x 16bit x 4Bank）的SDRAM HY57V561620内部原理 S3C2410与HY57V561620的接口电路如图9-12所示 .详细信息见教材《ARM嵌入式系统结构与编程》 233页表9-12 9．2．7 S3C44B0存储器初始化实例 使用一条STM指令完成13个控制寄存器的初始化。 LDR R0, =SMRDATA LDMIA R0, {R1-R13} LDR R0, =0x01C80000 ; BWSCON 寄存器地址 STMIA R0, {R1-R13} SMRDATA DATA DCD 0 ; BWSCON DCD 0 ; GCS0 DCD 0 ; GCS1 DCD 0 ; GCS2 DCD 0 ; GCS3 DCD 0 ; GCS4 DCD 0 ; GCS5 DCD 0x0001002A ; GCS6, EDO DRAM(Trcd=3, Tcas=2, Tcp=1, CAN=10bit) DCD 0x0001002A ; GCS7, EDO DRAM DCD 0+ 953 ; Refresh(REFEN=1, TREFMD=0, Trp=3, Trc=5, Tchr=3) DCD 0x0 ; Bank Size, 32MB/32MB DCD 0x20 ; MRSR 6(CL=2) DCD 0x20 ; MRSR 7(CL=2) 9．3 S3C2410 NAND Flash控制器 NAND?Flash结构强调降低每比特的成本，更高的性能，并且象磁盘一样可以通过接口进行升级。 NAND Flash则是高数据存储密度的理想解决方案。? 9．3．1 S3C2410 NAND Flash控制器原理 S3C2410 的启动代码可以在NOR Flash中运行。 为了支持NAND Flash 启动方式，S3C2410内置了一个SRAM缓冲区，叫做“SteeppingStone”。 当系统启动时，Steppingstone 内的代码会被执行。通常，启动代码会从NAND Flash 拷贝到SDRAM。 NAND flash控制模块 NAND Flash实现机制 S3C2410在用NAND启动时，要对NAND Flash进行配置。 首先OM[1:0] = 00b来 使能NAND Flash控制器的自启动模式，NAND Flash的存储器页大小应为 521字节，设置NCON对NAND Flash内存地址步进选择。 9．3．2专用功能寄存器 NAND Flash配置寄存器（NFCONF） 、命令设置寄存器（NFCMD） 、 数据寄存器（NFDATA） 、操作状态寄存器（NFSTAT） 、 ECC寄存器（NFECC） 的功能描述见教材《ARM嵌入式系统结构与编程》 235页-237页 9．3．3典型NAND flash芯片 K9F5608是Samsung半导体生产的NAND flash芯片 NAND Flash接口电路 K9F5608编程时序 第9章S3C44B0/S3C2410硬件结构与关键技术分析 上半部分完 下半部分内容提要 9．1 处理器简介 9．2 S3C44B0/ S3C2410存储控制器 9．3 S3C2410 NAND Flash控制器 9．4 S3C44B0/ S3C2410时钟电源管理 9．5 S3C44B0/ S3C2410通用 I/O端口 9．6 S3C44B0/S3C2410中断机制 * TM * * TM 大连理工大学软件学院 邱铁 办公楼409 TelE_mai