CMOS与比例加减运放（第六讲）2011.pptVIP

* - R1 RF + + u1 uo R2 R3 u2 R4 左图也是同相求和运算电路，如何求同相输入端的电位？ 提示： 1. 虚开路：流入同相端的电流为0。 2. 节点电位法求u+。 * 利用反相求和构成减法运算电路 当所有电阻均相等时 3、减法运算电路 * _ + ? + ? RF R1 R1 u2 uo RF u1 解出： 利用差分式电路构成减法运算电路 * 例：证明 * * * 4、单运放的加减运算电路 实际应用时可适当增加或减少输入端的个数，以适应不同的需要。 R2 _ + + ? R5 R1 ui2 uo ui1 R4 ui4 ui3 R3 R6 * R2 _ + + ? R5 R1 ui2 uo ui1 R4 ui4 ui3 R3 R6 虚短 虚断 虚断 * 优点：元件少，成本低。 缺点：要求R1//R2//R5=R3//R4//R6。阻值的调整计算不方便。 单运放的加减运算电路 改进：可采用双运放电路。 * 例：设计一个加减运算电路， RF =240k?，使 uo=10ui1+ 8ui2 - 20ui3 解: (1) 画电路。 系数为负的信号从反相端输入，系数为正的信号从同相端输入。 - R3 RF + + ui1 uo R2 R1 ui2 R4 ui3 * (2) 求各电阻值。 - R3 RF + + ui1 uo R2 R1 ui2 R4 ui3 uo=10ui1+ 8ui2 - 20ui3 * P72-73： 1、题2.5，2.6 2、题2.7，2.9，2.11 习题 * * * 第二章 基本运算电路 § 2.1 基本逻辑门电路 § 2.2 TTL逻辑门电路 § 2.3 CMOS逻辑门电路 2.3.1 CMOS反相器 2.3.2 其它形式的CMOS逻辑门 2.3.3 CMOS三态门及传输门 § 2.4 集成运算运放电路 * NMOS反相器 0 UDS ID 负载线 ui=“1” ui=“0” uo=“0” uo=“1” ui uo UCC R D S § 2.3 CMOS逻辑门电路 * 2.3.1 CMOS反相器 UCC S TP D TN A F NMOS管 PMOS管 CMOS电路 * UCC S TP D TN ui uo ui=0 截止 ugs2=?UCC 导通 u０=“１” 工作原理： * UCC S TP D TN ui uo ui=１ 导通 截止 u０=“０” 工作原理： * * * CMOS电路的优点 1. 静态功耗小。 2. 允许电源电压范围宽（3?18V）。 3. 扇出系数大，抗噪容限大。 * 2.3.2 其它形式的CMOS逻辑门 1. CMOS“与非”门 * 2. CMOS“或非”门 * 1. CMOS三态门 2.3.3 CMOS三态门及传输门 * 2. CMOS传输门 (Transmission Gate , TG) * 第二章 基本运算电路 § 2.1 基本逻辑门电路 § 2.2 TTL逻辑门电路 § 2.3 CMOS逻辑门电路 § 2.4 集成运算运放电路 2.4.1 比例运算电路 2.4.2 加减运算电路 2.4.3 积分与微分电路 2.4.4 对数与指数电路 * §2.4 集成运算运放电路 集成运放最早应用于模拟信号的运算，故此得名。集成运算放大电路目前仍是运放应用的一个重要领域，同时也是其它各种应用的基础。 当运算放大器工作在线性区时，能完成比例、加法、减法、积分和微分等运算。 本节所涉及的运算放大器工作在线性区，且只考虑理想运放，因此“虚短”和“虚断”成立。 * ui uo +UOM -UOM ? Ao越大，运放的线性范围越小，必须在输出与输入之间加负反馈才能使其扩大输入信号的线性范围。 ui uo _ + ? + Ao 例：若UOM=12V，Ao=106， 则|ui|12?V时，运放处于线性区。 线性放大区 运放工作在线性区时的特点 * 由于运放的开环放大倍数很大，输入电阻高，输出电阻小，在分析时常将其理想化，称其所谓的理想运放。 理想运放的条件 虚短 放大倍数与负载无关。分析多个运放级联组合的线性电路时可以分别对每个运放进行。 虚断 运放工作在线性区的特点 在分析信号运算电路时对运放的处理 * 分析运放组成的线性电路的出发点 虚短 虚断 放大倍数与负载无关， 可以分开分析。 u+ uo _ + ? + ? u– Ii 信号的放大、运算 有源滤波电路 运放线性应用 * 2.4.1 比例运算电路 作用：将信号按比例放大。 类型：同相比例放大和反相比例放大。 方法：引入深度电压并联负反馈或电压串联负反馈。这样输出电压与运放的开环