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3.硬件描述语言VHDL 3.1VHDL语言程序的基本结构 3.2程序包及库 3.3VHDL语言的对象、数据类型及运算操作符 3.4VHDL结构体的描述方式 3.5VHDL语言中的顺序语句 3.6VHDL语言中的并行语句 3.7有限状态机的设计 3.1VHDL语言程序的基本结构 3.1.1实体 3.1.2结构体的子结构描述 3.1.3子程序语句结构 3.1VHDL语言程序的基本结构 完整的VHDL语言程序： 实体（Entity）：描述所设计系统的外部接口信号。 结构体/构造体（Architecture）：描述系统内部的结构和行为。 包集合（Package）：存放各设计模块都能共享数据类型、常数和子程序等。 配置（Configuration）：用于从库中选取所需要的单元组成系统设计的不同版本。 库（Library）：存放已经编译的实体、结构体、包集合和配置，由用户生成或由ASIC芯片制造商提供，以便共享。 3.1.1实体 设计实体是VHDL设计中的基本单元，可描述一个完整的系统、电路板、逻辑单元、门电路，如一个与门、微处理系统。 设计实体包括：实体说明和结构体 实体说明：规定设计单元的输入输出接口信号或引脚。 结构体（一个实体对应一个或多个构造体）：定义了设计单元的具体构造和操作行为。 3.1.1实体 实体说明 格式： ENTITY 实体名 IS {类属参数说明}； [端口说明]； END 实体名； 注意：（1）实体名与VHDL文件名相同; 文件名：*.vhd;不要把名字命名为常用器件如：and.vhd, 否则编译不通过。 （2）VHDL对大小写不区分，但大写字母表示 实体说明框架、小写是设计者填写的部分， 养成好习惯。 3.1.1实体 类属参数说明 GENERIC（m：time：=1ns） m为时间数据类型，值为1ns 若下面程序中出现q=tmp AFTER m； 类属参数为tmp建立延迟值。 3.1.1实体 端口说明 PORT（端口名{，端口名}：方向 数据类型名； … … 端口名{，端口名}：方向 数据类型名）； 注意：最后一行的数据类型名后面没有分号，分号在括 号外面。 3.1.1实体 例： ENTITY or_gate IS PORT(a:IN BIT; b:IN BIT; c:OUT BIT); END or_gate; ARCHITECTURE example OF or_gate is BEGIN c=a OR b; END example; 3.1.1实体 （1）端口名 a:IN BIT; b:IN BIT; 等价于a，b：IN BIT； （2）端口方向 IN：输入 OUT：输出（结构体内部不能再使用） INOUT：双向 BUFFER：输出（结构体内部可再使用） LINKAGE：不指定方向，无论哪一个方向都可连接 3.1.1实体 OUT与BUFFER的区别 3.1.1实体 （3）数据类型 布尔代数型（BOOLEAN）、位逻辑型 （BIT）、位矢量型（BIT_VECTOR）、 标准逻辑型（STD_LOGIC)、整数类型 （INTEGER）、无符号型（UNSIGNED） 等。 例 PORT（a，b：IN BIT； bus：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); 若程序中使用STD_LOGIC和STD_LOGIC_VECTOR，则需要在程序最开始的部分加上以下两句： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; 3.1.1实体 ENTITY dff1 IS PORT(d,c:IN BIT; q:OUT BIT); END dff1； ENTITY dff2 IS PORT(a,c:IN BIT; q:BUFFER BIT); END dff2; 3.1.1实体 结构体：指明了设计单元的行为、元件及内部的连接关系，定义了设计单元的具体功能。 结构体的三种描述方式： 行为描述（基本设计单元的数学模型描