第7章 时序逻辑电路new.pptVIP

第七章：时序逻辑电路 7.1 时序逻辑电路的特征 7.2 触发器 7.3 计数器 7.4 寄存器 学习要点 了解时序逻辑电路与组合逻辑电路的差别； 了解可控RS触发器的结构及工作原理，掌握主从RS触发器、JK触发器、D触发器的逻辑功能，牢记触发器的逻辑表达式，会绘制时序图，了解不同类型触发器的相互转换； 能够分析同步计数器的计数规律，写出计数器的驱动方程，状态方程，作出状态转换图，画出时序图，判断计数规律； 理解寄存器的基本原理，了解各种类型寄存器的结构特征，能分析、判断寄存器的类型。 7.1 时序逻辑电路的特征 组合逻辑电路的特点： ①任何给定时刻的稳定输出仅仅决定于该时刻电路的输入，而与以前各时刻电路的输入状况无关； ②输入-输出之间没有反馈。 时序逻辑电路的特点: ①电路中含有存贮单元，它的输出状态不仅与同一时刻的输入状态有关，而且还取决于原有的状态； ②输入-输出之间至少有一条反馈路径。 7.2 触发器 触发器对数字信号具有记忆和存贮的功能，是构成时序逻辑电路存贮部分的基本单元，也是数字电路的基本逻辑单元。在输入信号的作用下，它能够从一种稳态(0或1)转变到另一种稳态(1或0)。 7.2.1 RS触发器 RS触发器包括可控RS触发器(同步RS触发器)和主从RS触发器。 “同步”的含义：RS 触发器的动作与时钟CP 同步。 RS触发器的真值表如下表 注意：由表可知RS触发器逻辑功能： 若CP为低电平时，无论R、S输入如何，触发器输出状态保持原态不变；只有在CP为高电平时，R、S输入才可能影响输出状态。所以称这样的触发器为时钟高电平有效的触发器。 若R=0,S=1，则在CP的有效电平到来后，次态被置“1”，即Qn+1=1; 若R=1,S=0，则在CP的有效电平到来后，次态被清“0”，即Qn+1=0; 若R=0,S=0，则在CP的有效电平到来后，次态保持不变，即Qn+1= Qn 若R=1,S=1，则CP端有效电平到来后，触发器输出Q＝Q=1(为混乱状态)，待CP有效电平消失后，触发器输出状态不定，因此R=S=1是不允许的，为保证触发器能正常工作，应确保RS=0。 逻辑表达式： 例：已知R、S波形，分析在CP脉冲作用下输出Q的波形。 分析：此RS触发器为高电平有效。按触发器的功能（真值表）分析。 主从RS触发器能有效地消除空翻现象。 主从RS触发器是由两个可控RS触发器复合而成，其中F1称为主触发器，F2称为从触发器。 主从RS触发器工作过程分两个阶段来完成： 7.2.2 JK触发器 主从JK触发器，是由主从RS触发器改进而来。 用作主触发器F1的RS触发器是一个多输入端触发器，R和S端各分别有两个输入端。同一功能的多个输入端之间是“与”的关系。 JK触发器的输入端JK不再有限制条件。 JK触发器逻辑表达式： JK触发器真值表 例2：画出主从 JK 触发器输出端波形图。 例3：画出主从 JK 触发器输出端波形图。 例4：假设初始状态 Q n = 0 ，画出Q1和Q2 的波形图。 7.2.3 D触发器 通常所用的D触发器又叫维持阻塞型D触发器，简称维阻型D触发器，它是一种边沿型触发器。 7.2.4 T触发器 例：画出T 触发器的输出波形。(设触发器初态为“0”） 7.2.5不同类型触发器的相互转换 (1)D触发器转换成RS、JK、T触发器 (2)JK触发器转换成RS、D、T触发器 7.2.6触发器的电路结构与逻辑功能的关系 触发器的逻辑功能是指触发器的次态和现态及输入信号之间的逻辑关系，而逻辑功能可以用触发器的逻辑表达式(特性方程)、 真值表或状态转换图描述。根据逻辑功能的不同，触发器可分为RS、JK、D、T等类型。 可控(同步）触发器、主从触发器、边沿触发器等是指电路结构的不同形式，因而它们具有不同的动作特点。 触发器的逻辑功能与电路结构并无固定的对应关系。 7.3 计数器 计数器是用来累计脉冲个数的部件。 计数器的分类： 按计数制式分可分为二进制计数器、十进制计数器和任意进制计数器。 按计数方式分可分为加法计数器、减法计数器和加、减法都能运行的可逆计数器。 按计数器中每位触发器触发时刻的一致与否，又分为同步计数器和异步计数器。 对同步时序电路的分析，一般按如下步骤进行： ①写出每个触发器输入信号的逻辑表达式(驱动方程)。 ②把得到的驱动方程代入相应触发器的逻辑表达式(特性方程)，得出每个触发器的状态方程。 ③如有输出变量，写出输出变量的逻辑表达式(输出方程)。 从理论上讲，有了驱动方程、状态方程、输出方程、时序电路的逻辑功能已经描述清楚了，但实际上常常还很不直观。因而可用状态转换真值表、状态转换图和时序图(波形图)来进一步描述。 有些简单的时序电路，可直接画出时序图或列