第一章 集成电路EDA设计概述.pptVIP

参见《数字系统设计与Verilog HDL 》P7~8 由这些IP核可以非常方便地构成一个功能完整的电子系统，而且可以集成在一个芯片内部，构成片上系统SOC IP产品必须符合通用的工业标准（规范）并达到一定的质量标准（优化、验证）才可以发布！ SOC （System-on-Chip，系统芯片）就是将系统的全部功能模块集成到单一半导体芯片上，为了方便理解往往将一片SOC与现在的板卡相比，其中可能含有的功能模块有：CPU、RAM、ROM、DSP、无线模块、模拟和数字模块、网络模块、硬核等，如图1-4所示。为了实现这些功能模块的片上组合，对IC工艺和EDA技术提出了更高的要求。目前，SOC技术已经成为利用深亚微米技术的关键，EDA技术已经成为SOC设计的瓶颈。SOC的设计需求正在使得IC设计和EDA技术发生根本性的变革。 关于SOC的模型，比较有影响力的有两种，一种是IBM公司提出的包含微机械在内的模型；另一种是INTEL公司提出的部包含微机械结构的模型。前一种已经被证明是走不通的。 SOPC是指用可编程逻辑技术把整个系统放到一块硅片上，它是一种特殊的嵌入式系统。 “呀，毕业设计和冯如杯正好能用得上哎！”：有一些同学在学习了EDA后，把它灵活应用在毕业设计或冯如杯竞赛项目中，感到很得心应手。 “原来在一个芯片里就可以设计一个完整的计算机系统呀！”：有余力的同学可以进一步学习SOPC系统的设计，这样在一个芯片里就可以实现一个完整的计算机系统或嵌入式系统。 Quartus Ⅱ是一个完全集成化的PLD设计工具，同时还支持SOPC设计开发。 自顶向下的设计方法：把整个系统分为几个模块，每个模块再分为几个子模块，这样一直分下去，直到能够实现为止。 通常复杂的数字系统大多采用这种多层次结构电路的设计方法。 见course_demo\second中的second.bdf和下载用顶层文件second_download.bdf 利用Altera公司的Stratix开发板实现设计的编程下载。编程器件为EP1S10F780C6。使用开发板上的晶振提供的全局时钟信号（fclk = 50MHz）（Pin-K17），用其上的按钮式开关SW0（Pin-W5）、SW1（Pin-W6）（低有效）实现异步清零和启动/停止计数功能，用其上的2个7段码显示数码管（共阳级）U8、U9显示计数器秒高位和秒低位的值。注意电路中还设计了百分秒高位和百分秒低位输出信号，但由于开发板上只有两个数码管，故在本实验中对百分秒高位和百分秒低位输出信号经过译码后的输出信号，将不进行引脚锁定。 这里，启动/停止计数控制是直接用一个T’触发器和一个与门来实现的。为使分频电路的输入时钟与startstop一致，可简单地将startstop作为T’FF的时钟，并将T’FF的输出与输入时钟clk相与，作为分频电路的输入时钟。 参见《基于FPGA的嵌入式系统设计》“第2章Quatus Ⅱ开发软件”2.4~2.8节 每个子模块用HDL语言描述时，注意模块名必须与程序文件名同名！否则编译时会出错！ 以上各步骤细节参见课件第4章相关各节内容 共阳极7段LED显示器：段信号为低电平时点亮！ 有时用case语句和if-else语句都能完成同样的功能，但二者的适用场合有所不同。 if-else语句适于对不同的条件，执行不同的语句；对于每个判定只有两个分支。 case语句适于对同一个控制信号取不同的值时，输出取不同的值！它是多分支语句。 译码器、数据选择器最适合用case语句来描述！程序简洁、清晰！而且比if-else语句耗用器件资源少！ 画图时注意布局合理、美观；为便于读图，必要时可以加上适当的文字注释。 如果系统分频系数太大，而各子模块已通过仿真的话，则不必对顶层设计文件进行仿真，否则仿真时间太长！ 注意：为了迅速得到仿真结果，通常在顶层图形文件中，我们并没有将对系统时钟的分频模块如clkdiv5K.v（将输入时钟fclk = 50MHz分频为f = 10KHz）放入图中，而是在仿真通过后，再将这个图形文件另起名保存（如second_download.bdf），然后在其时钟输入引脚后增加一个时钟分频模块clkdiv5K.v，从而形成下载用顶层文件，再进行引脚锁定、编程下载。 编程目标文件自动与其工程同名！并不是与顶层实体同名！ * 1.3 IP核复用技术与SOC 3. SOPC设计方案 目前国际上大多数SOPC设计开发都利用了EDA工具、硬件描述语言（HDL）和IP核。 首先把片内通用的硬件功能集成为一个硬宏格式，即IP软核，以获得最大的性能和最小的面积，可以加快整个设计流程，缩短开发周期