西安交通大学数字电子技术实验剖析.docVIP

数字电子技术 基于FPGA的EDA基础试验 实 验 报 告 姓名：王子丰 班级：电气42班 学号：2140401052 实验目的 1. 学习使用ISE13.4软件生成一个新工程文件； 2. 学习使用HDL进行电路设计； 3. 学会编辑顶层文件和用户约束文件； 4. 熟悉仿真、综合、实现及FPGA配置等； 5. 熟悉在Basys2开发板上的简单外围设备的控制。 实验内容 组合逻辑电路实验 第一题 源文件： module exp1-1( input a, input b, input c, input d, output y ); assign y = ~(ab|cd); endmodule 约束文件： NET a LOC = P11; //SW0 NET b LOC = L3; //SW1 NET c LOC = K3; //SW2 NET d LOC = B4; //SW3 NET y LOC = M5; //LD0 仿真文件： module exp1-1test; // Inputs reg a; reg b; reg c; reg d; // Outputs wire y; // Instantiate the Unit Under Test (UUT) exp1-1 uut ( .a(a), .b(b), .c(c), .d(d), .y(y) ); initial begin // Initialize Inputs a = 0; b = 0; c = 0; d = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here a = 0; b = 0; c = 0; d = 1; #100; a = 0; b = 0; c = 1; d = 0; #100; a = 0; b = 0; c = 1; d = 1; #100; a = 0; b = 1; c = 0; d = 0; #100; a = 0; b = 1; c = 0; d = 1; #100; a = 0; b = 1; c = 1; d = 0; #100; a = 0; b = 1; c = 1; d = 1; #100; a = 1; b = 0; c = 0; d = 0; #100; end endmodule 仿真波形： 第二题 源文件： module mux41a( input wire a, input wire b, input wire c, input wire d, input wire [1:0]s, output wire y ); assign y=~s[1]~s[0]a |~s[1] s[0]b | s[1]~s[0]c | s[1] s[0]d; Endmodule 约束文件： NET a LOC= P11; NET b LOC= L3; NET c LOC= K3; NET d LOC= B4; NET s[0] LOC= G3; NET s[1] LOC= F3; NET y LOC= M5; 仿真文件： module mux41atest; // Inputs reg a; reg b; reg c; reg d; reg [1:0] s; // Outputs wire y; // Instantiate the Unit Under Test (UUT) mux41a uut ( .a(a), .b(b), .c(c), .d(d), .s(s), .y(y) ); initial begin // Initialize Inputs a = 0; b = 0; c = 0; d = 0; s = 0; // Wait 100 ns for global reset to finish #100； // Add stimulus here a = 0; b = 0; c = 1; d = 0; s[0] = 0; s[1] = 1; #10