Verilog HDL1简介.pptVIP

第一章 简介 1.1 什么是Verilog HDL 1.2 历史 1.3 主要能力 设计流程 Verilog HDL与 C语言 虽然Verilog的某些语法与C语言接近，但存在本质上的区别： Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真；C语言是一种软件语言，是控制硬件来实现某些功能。 ?? 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来。 Verilog与VHDL ?? 目前，设计者使用Verilog和VHDL的情况 ?? 美国：Verilog: 60%, VHDL: 40% ?? 台湾：Verilog: 50%, VHDL: 50% ?? 两者的区别： ?? VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用。 ?? Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用。