后端面试时序剖析.docVIP

一场海思的面试经历 精彩导读 回想去年，我参加过的一场面试。当时，我投递的职位是海思数字IC电路设计岗位。不知道为什么，这个岗位投递的人超多。竞争极其残酷。在面试过程中，问了很多问题，先问基础数字电路设计题，再根据简历中的项目问问题。其中一个问题，是关于多周期时钟，在这里我做下详细的记录和解释。 Section1: 多周期基础题，不会的基本… ABOUT 面试官首先问多周期是什么意思？让我给他做个详细解释。于是我给他balabala讲了下面的知识点，当然现场没那么详细，这里我详细给大家做下解释。 一个多时钟周期的经典例子就是来自DC workshop中的乘法器，图1中时钟CLK的周期为10ns，根据设计规格加法器的延迟约为6个时钟周期。 图1  根据需求，需要加入的setuptime check设计约束如下： Create_clock–period 10 [get_ports CLK] Set_multicycle_path–setup 6 –to [get_pins C_reg[*]/D] 图2 加了上面的约束后，DC/PT 将仅仅在第6个上升沿，即第60ns做建立时间的分析，这时，加法器的最大延迟为： Setup time check 时序如图2，那么，DC怎么做保持时间分析呢？其实DC默认是在setup time check的前一个周期，即第50ns做保持时间分析，这时要求