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电子课程设计 ----数字秒表的设计 学 院：电子信息工程学院 专业班级： 通信 姓 名： 马淑慧 学 号： 8 指导教师： 王海东 2013年12月 目录 设计任务及要求 ……………………………………………………1 二.总体框图 ……………………………………………………………1 三.选择器件 ……………………………………………………………1 四.功能模块 ……………………………………………………………2 4.1 分频模块……………………………………………………………2 4.2 0.01秒模块…………………………………………………………3 4.3 秒模块………………………………………………………………5 4.4 分模块………………………………………………………………6 4.5 扫描模块……………………………………………………………7 4.6 数码管模块…………………………………………………………9 4.7 三八译码器模块 …………………………………………………11 五.总体设计电路图……………………………………………………13 5.1总体电路设计原理图………………………………………………13 5.2仿真结果……………………………………………………………13 5.3管脚分配……………………………………………………………20 5.4硬件实现……………………………………………………………20 六．心得体会……………………………………………………………22 数字秒表的设计 一．设计任务及要求 设计一个数字秒表，用VHDL语言编程，并进行下载，仿真。具体化技术指标如ms； （3）复位开关可以在任何情况下使用，即便在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备； （4）具有启/停开关，即按一下启/停开关，起动计时器开始计时，再按一下启/停开关则停止计时。 二．总体框图 图1.总体框图 由频率信号输出端输出频率为100HZ的时钟信号，输入到模块的时钟端clk，模块为100进制的计数器，产生的进位信号count输入到下一级秒模块的时钟端，以此类推，直到分模块计数到59进60时，产生的进位信号不输出，计数清零。将、秒、分产生的计数通过置数/位选再通过显示模块实时显示PC机一台。 2、CPLD/FPGA适配器板：标准配置EPF10K10LC84-4接口板，下载接口是数字芯片的下载接口（DIGITAL JTAG）CPLD/FPGA芯片的数据下载。 3、实验箱：装有七段数码管，七段数码管真值表及字型如下： 输入 输出 字型 D C B A 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 表1.七段数码管真值表 七段数码管字形如下： 图2.数码管字型图 功能模块 4.1 分频模块设计 1.模块图 图3.分频器模块图 时钟脉冲是50MHz，因此在实验时需要对其进行分频，才能实现功能，若需要100Hz的时钟，则需要对脉冲进行次分频；此外，实验还需要数码管动态显示的扫描时钟，本实验采用000次分频。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div is port (clk:in std_logic; clk1:out std_logic); end div; architecture behav of div is begin process(clk) variable num:integer range 0 to ; variable q:std_logic; begin if clkevent and clk=1then if num= then num:=0;q:=not q; else num:=num+1; end if; end if;