实验7 全加器及计算器.ppt

4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.3 1位二进制全加器的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 * KX康芯科技 图4-10 半加器h_adder电路图及其真值表 4.3.1 半加器描述 KX康芯科技 图4-11 全加器f_adder电路图及其实体模块 4.3.1 半加器描述 KX康芯科技 4.3.1 半加器描述 【例4-16】 LIBRARY IEEE; --半加器描述(1)：布尔方程描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; KX康芯科技 【例4-17】 LIBRARY IEEE; --半加器描述(2)：真值表描述方法 USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型 BEGIN abc = a b ; --a相并b，即a与b并置操作 PROCESS(abc) BEGIN CASE abc IS --类似于真值表的CASE语句 WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; KX康芯科技 4.3.1 半加器描述 【例4-18】 LIBRARY IEEE ; --或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; KX康芯科技 【例4-19】 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --调用半加器声明语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC;