PLD尝试指导书.doc

实验一 译码器的设计 (2学时) 一、实验目的 (Pins，配置引脚信息。 4，实验连线，编译下载，观察实验结果。 四、常用的译码器有：2-4译码器、3-8译码器、4-16译码器，下面我们3-8译码。 3-8译码器如图1-1所示，其真值表如表1-1。 图11 3-8译码器表11 3-8译码器真值表输入 输出 G1 G2A G2B A B C Y0N Y1N Y2N Y3N Y4N Y5N Y6N Y7N 0 X X X X X 1 1 1 1 1 1 1 1 X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 五|、引脚配置 A PIN_105 Y[3] PIN_135 B PIN_104 Y[4] PIN_136 C PIN_101 Y[5] PIN_137 G1 PIN_100 Y[6] PIN_138 G2AN PIN_85 Y[7] PIN_139 G2BN PIN_84 VGA[0] PIN_162 Y[0] PIN_132 VGA[1] PIN_161 Y[1] PIN_133 VGA[2] PIN_164 Y[2] PIN_134 VGA[3] PIN_163 将未分配的管脚置为三态输入。Quartus II -- Assignments -- Device… -- Device -- Device Pin Options… -- Unused Pins -- Reserve all unused pins : AS input tri-stated。 六、实验连线 输入信号A、B、CG1、G2A、G2B接拨码开关，其中A、B、C代表路数据输入，G1、G2A、G2B代表控制端；输出信号Y0～Y接发光二极管，代表路译码数据输出。改变拨码开关的状态，参照译码器真值表，观察实验结果。 A、B、CG1、G2A、G2B分别对应SW1—SWY对应IO9—IO16 （IO9—IO16用导线连接L1—L8，LED低电平点亮） 功能选择位VGA[3..0]状态为0001，即16位拨码SW1—SW16被选中输出到总线D[15..0] 、实验记录 对译码器造表，得到其真值表，并分析其运算结果的正确性。 实验二 数字钟的设计(4学时) 一、实验目的熟练掌握EDA工具软件QuartusⅡ的使用；、设计并实现一个数字钟。二、实验设备 硬件： PC机，EL-EDA-VI型教学实验系统； 软件： Quartus II 8.0。三、实验内容 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 能够对秒、分和小时进行计时，每日按24h计时制。2，设计要求采用层次化的设计。 本程序采用结构化设计方法，将其分为彼此独立又有一定联系的三个模块： 第一个模块为分频器模块。将板上50MHz的系统时钟信号分频出两个信号：clk1和clk2。lk1的频率为1Hz，提供给计时模块，作为秒增1信号。lk2信号提供给显示模块，作为数码管的扫描信号。 图2.1，分频模块 第二个模块为计时模块。在1Hz信号的作用下进行计时。每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23时。 第三个模块为显示模块。在clk2的控制下，依次将小时、分钟和秒钟的数值送到数码管去显示。 图2.3，显示模块 第四个模块用来设置功能选择位VGA[3..0]状态为0010对应实验箱的右上角的8个数码管，数字总线的低8位BUS_D[7..0]与数码管的7段总和小数点相连，数字总线的高8位BUS_D[15..8]与8个数码管相连。此模块如下： 图2.4，总线功能设定模块 最后一个模块是顶层模块，建议采用原理图设计。在顶层模块里面，调用底层模块，连好线，形成完整的数字钟模块。最后绑定引脚，编译，下载到实验箱中，调试得到正确的结果。 图2.5，数字钟顶层电路图 四|、引脚配置 clk PIN_153 wei[1] PIN_87 VGA[0] PIN_162 wei[0] PIN_86 VGA[1] PIN_161 duan[7] PIN