微型计算机原理(第5版)第5章80X86微处理器引脚功能和 与总线时序.ppt

　　80486的引脚信号示于图5.18中。通常又称为局部总线信号，按其功能，80486引脚信号被分为数据总线、地址总线、总线控制、中断、总线周期定义、cache行无效、页面cache控制、突发(或成组)控制、总线宽度控制、数据出错报告、地址组20屏蔽和奇偶校验等几部分。下面分别介绍这些信号的作用。 图5.18 80486 CPU的引脚信号功能 　　　　　、　　　　：分别称为提前的写存储器和写I/O端口的命令信号，均为低电平有效。这些命令信号比　　　　或　　　提前一个时钟周期出现。当　　　　、　　　的脉冲宽度不能满足要求时，就可采用　　　或　　　　作为写存储器和写I/O端口的命令。但　　　、　　　　信号不能用于多总线(MULTIBUS)结构，因为它们不满足多总线标准规定的时序要求。从时序图中可看出，当　　　、　　　的前沿(下降沿)出现时，CPU输出的数据是保证稳定的，而当　　　、　　　　的前沿出现时，数据还不稳定。　　图5.12为最大模式下读总线周期时序。 图5.12 8086最大模式下的读总线周期时序图 　　各状态周期所完成的操作如下：　　T1状态：CPU通过AD15～AD0送出低16位的地址信息，而高4位的地址信息由A19/S6～A16/S3送出，并利用总线控制信号ALE的下降沿将20位地址信息锁存于地址锁存器中。总线控制器还为总线收发器提供数据传送方向控制信号DT/　 。在T1状态进入低电平，表示当前为读总线周期。此低电平一直维持到T4状态为止。 　　T2状态：CPU输出状态信号S7～S3，并可延续到T4状态；在T2的上升沿时刻，DEN出现高电平有效。允许数据通过总线收发器。　　　　、　　　在T2状态进入低电平后，将一直维持此有效电平到T4状态。由于地址信息在T1状态期间已锁存入地址锁存器，故在T2状态地址/数据总线转为高阻状态，以便为输入数据作准备。 　　T3状态：如果被寻址的存储器或I/O端口存取速度较快，都能在时序上满足典型的总线周期时序要求，则不必插入等待状态。此时，　　、　　、　　全部进入高电平，即进入无源状态。总线的无源状态从T3一直维持到T4。一旦进入到无源状态，就意味着很快可以启动下一个新的总线周期。如果存储器或I/O端口在工作速度上不能满足定时要求(如图5.12所示)，则同最小模式时一样，在T3与T4间插入一个或若干个TW状态，并在最后一个TW的上升沿从AD15～AD0向CPU输入数据。 　　T4状态：数据从总线上消失，S7～S3状态信息为高阻态。　　、　　、　　则按照下一个总线周期的操作类型，产生相应的电平变化。　　图5.13为最大模式下的写总线周期时序。各状态周期所完成的操作如下：　　T1状态：CPU从A19/S6～A16/S3及AD15～AD0引脚上输出20位的地址信息，并使　　　信号进入有效电平，由ALE下降沿锁存地址信息。DT/　 输出高电平，以表示本次为写总线周期。 图5.13 8086最大模式下的写总线周期时序图 　　T2状态：DEN为高电平，表示允许总线收发器传送数据。　　　　或　　　　为低电平有效，并一直维持到T4状态。当　　　　或　　　　和　　　　或　　　　低电平有效时，存储器或I/O设备便可从AD15～AD0上取走数据。　　T3状态：从图5.13中可看出两个提前的写信号　　　　或　　　　比一般的写信号　　　　或　　　　超前了一个时钟周期。这可以使一些慢速的存储器芯片及I/O设备获得额外的一个时钟周期来执行写操作。在T3状态时，　 、 　、　 全部进入高电平，于是总线进入无源状态，为立即启动下一个总线周期作准备。 　　T4状态：由于写操作结束，写信号　　　　或　　　　和　　　　或　　　　信号在此状态期间都被撤消。地址/数据总线AD15～AD0及地址/状态信号A19/S6～A16/S3均置成高阻态。DEN为低电平无效状态，使得总线收发器停止传送数据。而　　、　、　 状态信号则按照下一个总线周期的操作类型发生变化，并准备立即启动下一个总线周期。　　同样，当存储器或I/O接口存取速度较慢时，可以利用READY信号在T3和T4状态之间插入1个或几个等待状态。 　　2．中断响应周期　　在最大模式的系统中，中断的响应过程和响应时序与最小模式系统中的情况是一样的。只是在最大模式下，CPU的中断响应信号不是　　　引脚发出的，而是通过状态线　　、　、　　经8288发出的。当CPU响应中断请求时，　　、　　、　同时输出低电平，由总线控制器8288将此三个状态信号组合而产生　　　　信号。最大模式下的中断响应时序如图5.14所示。 　　从图中可看出，其中断时序除了　　　　输出信号在第一个中断响应总线周期的T2状态到第二个中断响应总线周期的T2状态都维持为有效低电平外，其他