微机原理课件西电第18次课.pptVIP

5.3 8086的引脚功能与时序 条件：NMI出现上升沿 动作：CPU在执行完现行指令后，立即进入中断服务子程序。 注意：CPU中断响应不受标志寄存器中断允许标志位IF状态的影响。 15.NMI（输入） 非可屏蔽中断请求输入信号 5.3 8086的引脚功能与时序 可屏蔽中断请求输入信号 16.INTR（输入） 条件：INTR高电平 IF＝1 动作：CPU发出中断响应信号；从外设读取中断类型号；进入中断服务子程序。 注意： CPU对可屏蔽中断的响应受中断允许标志位IF状态的影响。 5.3 8086的引脚功能与时序 在相邻的两个总线周期中输出两个负脉冲 17.INTA（输出） 中断响应信号 AD 7 ~ AD 0 T 1 T 2 T 3 T 4 T 1 T 1 T 1 T 1 T 2 T 3 T 4 空闲状态 ALE INTA 中断类型号 通知外设，其中断请求被接收 由外设向CPU提供中断类型号 5.3 8086的引脚功能与时序 CPU总线使用权可以由外设控制 总线申请信号： HOLD 总线授予信号： HLDA 5.3 8086的引脚功能与时序 高电平有效； 总线请求响应过程： 18.HOLD（输入） 总线申请信号 5.3 8086的引脚功能与时序 总线请求响应过程： 外部设备向CPU发出总线使用请求（HOLD高电平）； CPU让出总线控制权，给出HLDA信号； 外部设备撤消HLOD信号，CPU恢复对总线的控制权。 * * 3. 8086的引脚功能及时序(最小方式) 第五章 总线及其形成 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND INTEL 8086 CPU Vcc AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD (RQ/GTO) HLDA (RQ/GT1) WR (LOCK) M /IO (S2) DT/R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 8086引脚说明 最大方式 最小方式 8086 引脚信号 工作方式控制线。 MN/MX= 1（接+5V）工作于最小方式 0（接地） 工作于最大方式 1、MN/MX（输入） 最小方式： 适合用于由单处理器组成的小系统。在这种方式中，8086CPU引脚直接产生存储器或I/O读写的所有控制信号。 最大方式：适合用于实现多处理器系统，在这种方式中，8086CPU不直接提供存储器或I/O读写的所有控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应的控制信号。 5.3 8086的引脚功能与时序 系统复位信号 2.RESET（输入） 系统复位:至少保持4个时钟周期的高电平； RESET 信号有效时， CPU清除IP、DS、ES、 SS、PSW、指令队列；置CS为0FFFFH。 5.3 8086的引脚功能与时序 计算机系统复位后的启动物理地址为：0FFFF0H 5.3 8086的引脚功能与时序 时钟信号输入端 3.CLK（输入） 时钟信号占空比为33% 5.3 8086的引脚功能与时序 时钟周期： 8086/8088的时钟频率为5MHz 。时钟周期就是控制微处理器工作的时钟信号的一个周期（200ns），它是CPU 工作的最小节拍。 总线周期： 8086/8088CPU 通过总线对外部（存贮器或I/O 接口）进行一次访问所需的时间称为一个总线周期。 一个总线周期至少包括4 个时钟周期即T1，T2，T3和T4，处在这些基本时钟周期中的总线状态称为T 状态。 5.3 8086的引脚功能与时序 5.3 8086的引脚功能与时序 在总线周期的T1状态输出地址信号； 5.3 8086的引脚功能与时序 分时复用的地址/数据总线 4.AD15-AD0（输入/输出，三态） 在T2～T4状态输出或输入数据。 5.3 8086的引脚功能与时序 分时复用的地址/状态信号线 5.A19/S6 –A16/S3 （输出，三态） 在T1状态输出地址信号； 在T2～T4状态输出状态信息。 5.3 808