数字电路（第五章时序逻辑电路）.pptVIP

第五章 时序逻辑电路 5-1 概述 5-2 时序逻辑电路的分析方法 5-2-1 时序逻辑电路分析步骤 5-2-2 时序逻辑电路状态转换表、状态转换图和时序图 5-2-3 异步时序逻辑电路的分析方法 5-3 若干常用时序逻辑电路 5-3-1 寄存器和移位寄存器 5-3-2 计数器 5-4 时序电路的设计方法 5-4-1 同步 时序电路的设计方法 二—五—十进制异步计数器74LS290 三、任意进制计数器的构成方法 用常用的计数器芯片（十进制、十六进制）构成 其他任意进制计数器 现有N进制计数器芯片，要构成M进制计数器。两种情况： （1）M小于N 在N进制计数过程中，设法跳过N-M个状态，便可 得到M进制计数器 实行跳跃有两种方法： 1）置零法（复位法） 2）置数法（置位法） 置零法：适用于有异步置零输入端的计数器 S0为全0，将SM状态，通过译码产生一个置零信号，加到 异步置零输入端。此时计数器立即返回S0状态。 利用同步十进制计数器74160接成同步六进制计数器 0110状态在瞬间出现，立即复位0000，在稳定状态下，不包括0110状态 基本SR触发器 置位法：适用于有预置数功能的计数器 通过给计数器重复置入某个数值 在计数循环中的任一个状态置入适当的数值而跳过N-M个 状态。得到M进制计数器。 0101状态时，与非门输出低电平，当下一个 计数脉冲到来时，进行置数0000操作。跳过 0110~1001四个状态，得到六进制计数器。 预置“0000” 预置“1001” 状态0100，与非门输出低电平，第5个脉冲到来，置数 1001，进位置位C=1。第6个脉冲到来，返回0000。得 到六进制计数器。直接由C输出进位标志。 2）同步二进制减计数器 驱动方程： 状态方程： 电路状态转换图 1）最低位来一个脉冲，翻转一次； 2）其他位：在它所有低位均为0时，发生翻转。 下跳沿触发 同步式触发器对上升沿、下降沿触发的分析并不十分重要。 3）同步二进制可逆计数器 T触发器形式 驱动方程： X=1：加计数 X=0：减计数 X：加减控制信号 四位同步二进制计数器74161 主要功能： 二进制加法计数； 预置数； 保持； 异步置零（复位） ：预置数控制端； D0~D3：数据输入端； ：为异步置零； EP、ET：工作状态控制端； C：进位输出端； CP：计数脉冲输入端； Q0~Q3：计数器输出端。 功能分析： 1）异步清零 2）同步预置 D0~D3的状态决定J、K输入端的状态，CP下降沿到达时，FF取D的值。 3）保持 各触发器输入端J、K输入信号均为“0”。 状态保持不变。 4）计数 形成T触发器形式 形式上和前面介绍的用T触发器构成的4位二进制加计数器一样。 4位同步二进制计数器 74161功能表 ，置零，0000； ，预置数（根据D0、D1、D2、D3）； ，保持（原来状态）； ，计数。 同步计数器74LS162、74LS163采用同步置零方式。 出现低电平后，要等CP信号到达时才能将触发器置零。 （1）同步十进制计数器 同步十进制加计数器 驱动方程： 状态方程： 状态转换图 同步十进制加法计数器74160 74160功能表和74161功能表相同，只是在计数时， 一个时十进制，一个是十六进制。 当 时，其电路结构和前述完全一致。 ，置零，0000； ，预置数（根据D0、D1、D2、D3）； ，保持（原来状态）。 同步十进制减计数器 驱动方程： 状态方程： 化简后： 二、异步计数器 （1）异步二进制计数器 工作方式：从低位到高位逐位进位。 异步二进制加计数器 下降沿触发二进制加计数器 输入端接高电平T触发器 为 触发器。 下降沿动作 1）最低位F0，在时钟脉冲作用下，来一个脉冲翻转一次； 2）F1 在Q0 由1?0 时翻转一次，可以这样认为：Q0 原为1，加1后产生进位，促使F1 翻转； 3）在F1由1?0时，F2 翻转一次。 上跳沿触发： 最低位触发器CP端接时钟脉冲源； 其他触发器CP端接它们相邻低位触发器 端。 下降沿触发： 最低位触发器CP端接时钟脉冲源； 其他触发器CP端接它们相邻低位触发器 Q 端。 异步二进制加计数器 异步二进制加计数器 异步二进制减计数器 1）最低位F0的状态Q0在时钟脉冲作用下，来一个脉冲翻转一次； 2）F1在Q0由0?1时，翻转一次，Q0原为0，作减1运算，不够