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硬件描述语言(VHDL) 1基本门电路 2编码器 设计一个 8 输入优先级编码器y0 级别最低 y7 级别最高输出为3位编码 3-8译码器仿真结果 加法器仿真结果 三态门仿真结果 比较异步置位的锁存器Latch 2寄存器 8位串行输入串行输出移位寄存器 移位寄存器仿真结果 可逆计数器仿真结果 60进制计数器仿真结果 例由8个触发器构成的行波计数器 8 位行波计数器仿真结果 4序列信号发生器检测器 序列发生器 三 存储器设计 1ROM 同步复位D触发器 library ieee use ieeestd_logic_1164all entity t_ff is port t clk in std_logic q buffer std_logic end t_ff architecture rtl of t_ff is begin process clk begin if clkevent and clk 1 then if t 1 then q not q else q q end if end process end rtl T Clk Q Q 2T触发器 library ieee use ieeestd_logic_1164all entity rs_ff is port r s clk in std_logic q qn buffer std_logic end rs_ff architecture rtl of rs_ff is begin process r s clk begin if clkevent and clk 1 then if s 1 and r 0 then q 0 qn 1 elsif s 0 and r 1 then q 1 qn 0 elsif s 0 and r 0 then q q qn q n else null end if end if end process end rtl S Clk Q Q R 0 1 Q Q 1 1 1 0 1 0 1 0 Qn 0 0 Qn R S 3RS触发器 z0 z1 z2 z3 z4 z5 z6 z7 z8 8位移位寄存器描述结构描述 8位移位寄存器直接用信号连接描述 3计数器 计数器分为同步计数器 异步计数器 1同步计数器 同步计数器指在时钟脉冲计数脉冲的控 制下构成计数器的各触发器状态同时发生变化 的计数器 带允许端的十二进制计数器 可逆计数器加减计数器 例六十进制分秒计数器 2异步计数器 异步计数器又称为行波计数器它的低位计数器的输出作为高位计数器的时钟信号 异步计数器采用行波计数使计数延迟增加计数器工作频率较低 描述异步计数器与同步计数器的不同主要体现在对各级时钟脉冲的描述上 基本元件 dffr 的描述 采用元件例化描述8位行波计数器 基本逻辑电路 组合逻辑电路 时序逻辑电路 一 组合逻辑电路设计 简单门电路编码器译码器 加法器多路选择器三态门等 §39 基本逻辑电路设计 Vec 000 Y0 1 Vec 001 Y1 1 Vec 010 Y2 1 Vec 011 Y3 1 Vec 100 Y4 1 Vec 101 Y5 1 Vec 110 Y6 1 Vec 111 Y7 1 方法1利用 if 多选择语句自顶向下的优先特性 方法2进程内为顺序语句最先描