实验六、顶层为原理图能显 示16进制减法计数器设计.pptVIP

实验六、顶层为原理图的能显示16进制减法计数器设计 一.实验内容 1.用VHDL设计一个二选一电路，并用ModelSim Simulator 仿真验证。 要求 该二选一电路能实现16进制数的两位数据串行输出（或称动态输出）。 （在图6－1中为KZ模块，其中Q(3:0)为数据输出信号，D(2:0)为输出位选通信号）。 2.用VHDL设计一个16进制减法器，并用ModelSim Simulator 仿真验证。 3.用VHDL设计一个共阴极7段译码电路，并用ModelSim Simulator 仿真验证。 4.设计一个能显示15到0减法计数器顶层为原理图电路。用ModelSim Simulator 仿真验证。 5.设计一个能将一个输入总线数值为0000到1111的分成输出为个、十位的 二个总线信号（个位为0000到1001，十位为0000到0001）。 6.学习根据硬件实验装置外围电路与可编程器件引脚连接关系的附录表1 （或所选硬件实验装置的芯片与外围电路连接附录表）定义芯片的I/O管脚，并将所设计16进制减法计数器下载到可编程器件芯片中去，通过硬件实验装置验证设计结果。 7.掌握数据并行输入并行输出，串行输入并行输出及并行输入串行输出的设计电路。本设计中控制电路为数据并行输入串行输出。 二.实验步骤 新建一个项目名TEST_6，顶层为原理图，原理图名为XSQ，可编程芯片 选SPARTAN3系列中XC3S50-TQ144（或根据所选硬件装置上的芯片系列型号）。 1）画出能两位动态显示（串行）十进制的16进制减法计数器的框图。 2）分别用VHDL设计下层各模块： （1）二选一扫描电路（KZ） （2）共阴极7段译码电路(decode) （3）16进制减法计数器(jsq 16) （4）将十六进制分成十进制的高低位（个、十位）(gdf) （5）根据所给时钟频率设计记数分频器和扫描分频器（硬件验证实验装置的输入时钟频率为10MHZ，也可查附录表1获得）。其中16进制减法计数器(jsq16)可通过Project Navigator界面中菜单Project?Add Source从实验四中将练习时已生成的16进制减法计数器VHDL加入（调入）。 3）在右面界面的XSQ原理图图板中完成模块的各设计模块的连接。如图6－1。保存后各设计模块由原来的与XSQ原理图同级文件成为XSQ原理图下级文件。见Sources子窗口。4）给输入输出端口定义引脚序号如果不给芯片的定义I/O引脚序号，则软件编译时会自动生成设计的I/O引脚表，设计者根据I/O引脚表通过连接线将芯片端口与外围器件连接。在给定的硬件验证实验装置LP2900上芯片与外围器件的接口引脚已固定，只能自己收到定义I/O引脚。 手动定义引脚操作方法一：双击输入输出端口或输入输出网线。要对输入输出缓冲器进行定义则选中IBUF(输入缓冲器)或OBUF（输出缓冲器）BUFG(对于时钟信号设置的输入缓冲器)或输入输出端口网线，点击鼠标右键弹出如图6－2下拉菜单，选择Object Properties，弹出图6－3对话框，在图6－3对话框中选NEW，又弹出一个对话框如图6－4。在Attribute Name的空栏中输入LOC或通过点击如图6－4箭头所指的按钮选LOC。LOC的含义是Location where logic was mapped in device。在Attribute Value空栏中输入想定义芯片引脚的序号（例P5表示芯片的第5引脚）。注意引脚定义要根据所选硬件实验装置上的芯片与外围硬件连接的附录表（有附录表1、附录表2、附录表3）。 手动定义引脚操作方法二：在Project Navigator界面中选菜单Project?New Source，在file栏中输入文件名，左栏选Implementation Constraints File，然后点击“下一步”，在Source File中选设计顶层文件名，点击“下一步”此时在sources in Project中生成后缀名为.ucf文件，选中.ucf文件，在Processes for Source中双击，如果设计无误，则会弹出.ucf文件窗口如图6-5，在图6-6窗口中通过Design Object List – I/O pin 表和Package Pin for xc3s50-TQ144或Deveic Architecture for xc3s50-TQ144进行人工定义引脚，为了与硬件外围设备相匹配，要根据硬件设备（例如按键、数码管、LED发光二极管等）与芯片引脚连接表（见附录表 1 ）进行定义可编程器件引脚。如要使在LP2900实验装置中en使能端通过按键SW1控制，由附录表查得按键SW1与芯片引脚P