FPGA和SOPC应用-时序分析与逻辑优化.ppt

FPGA和SOPC应用——时序分析与逻辑优化 华中科技大学启明学院电工电子科技创新中心 王贞炎 内容 时序分析基础 TimeQuest时序分析器 FPGA资源优化 FPGA时序优化 时序分析：时序分析是做什么的？ 帮助分析和验证一个设计中的时序是否符合要求 所有的数据路径都会按照对应的约束被分析 整个设计必须符合时序要求或例外 指导fitter（布局布线器）布局布线出符合要求的结果 时序分析：一些基本概念 启动和锁存沿（launch latch edge） 建立和保持时间（setup hold times） 数据和时钟到达时间（data clock arrival time） 数据需求时间（data required time） 建立和保持时间裕量（setup hold slack） 恢复和移除时间（recovery removal time） 时序分析：路径和分析 三种路径： 时钟路径（Clock Paths） 数据路径（Data Paths） 异步路径（Asynchronous Paths） 两类分析： 同步分析（Synchronous）：分析时钟与数据路径 异步分析（Asynchronous）：分析时钟与异步路径 时序分析：启动沿和锁存沿 启动沿：使数据从源寄存器“发射”出去的时钟沿 锁存沿：使数据被目的寄存器锁存的时钟沿（一般来说，锁存沿在启动沿的后一个周期） 启动沿 锁存沿 时序分析：建立和保持时间 建立时间（TSU）：在时钟有效沿之前数据必须保持稳定的最小时间 保持时间（TH）：在时钟有效沿之后数据必须保持稳定的最小时间 建立时间和保持时间形成一个时间窗，在此窗之内，数据必须保持稳定。 时序分析：数据到达时间 数据到达目的寄存器数据输入端的时间 数据到达时间（DAT）= 启动沿 + Tclk1 + Tco + Tdata 时序分析：时钟到达时间 时钟到达目的寄存器时钟输入端的时间 时钟到达时间（CAT）= 锁存沿 + Tclk2 时序分析：数据建立时间要求 数据到达目的寄存器输入端的最迟时间 数据建立时间要求（DRTSU）= CAT - TSU 时序分析：数据保持时间要求 数据在目的寄存器输入端消失的最早时间 数据保持时间要求（DRTH）= CAT + TH 时序分析：建立时间裕量 数据到达时间与数据建立时间要求之间的裕量 数据建立时间裕量（Setup Slack）= DRTSU - DAT 时序分析：保持时间裕量 数据保持时间要求与数据保持时间之间的裕量 数据保持时间裕量（Hold Slack）= DAT - DRTH 时序分析：I/O分析 I/O分析采用与前面同步分析中同样的方法 必须指定外部器件和PCB上的时序信息 时序分析：恢复和移除时间 恢复时间：在时钟有效沿之前异步信号必须保持稳定的最小时间 移除时间：在时钟有效验之后异步信号必须保持稳定的最小时间 异步=同步？ 异步信号的确不需要时钟，但不是完全与时钟无关 不能在时钟的有效沿附近跳变，因为会引起寄存器内部出现亚稳态。 时序分析：Quartus II 中的时序模型 Quartus II 中为每个器件建立了两个模型： Slow Corner 模型（慢速模型） 为每条路径上可能出现的最慢性能的情况建模 在高温低电压下出现最慢性能 Fast Corner 模型（快速模型） 为每条路径上可能出现的最快性能的情况建模 在低温高电压下出现最快性能 为什么两个模型： 慢速模型是满足建立时间的最坏情况 快速模型是满足保持时间的最坏情况 对于65nm器件，由于低温情况下的“逆温效应”，Quartus II 中还有低温慢速模型。 TimeQuest TA 与传统时序分析器（Classic Time Analyzer）相比，TimeQuest Time Analyzer ： 采用工业标准的约束方法（Synopsis Design Constraints File） 采用工业标准的报告方法 可采用GUI或命令行设置约束、运行分析和查看报告 可报告任意路径的逐节点的时序信息，并图形化的表示 更好地支持65nm及以下制程的FPGA 从Quartus II 10 开始Altera将不再支持Classic Time Analyzer TimeQuest TA：TimeQuest GUI TimeQuest TA：SDC文件编辑器 可使用GUI中的对话框添加约束语句（Edit – Insert Constraint） 语法高亮 语法提示 TimeQuest TA：图形化的SDC编辑 TimeQuest TA：使用TQ的基本步骤 生成时序网表 输入SDC约束 创建SDC文件并读入 或 读入已有的SDC文件 直接在控制台窗口输入约束 更新时序网表 生成时序报告 保存约束 TimeQ