华南理工大学-数字逻辑（中文版）ISP编程—VHDL语言.pptVIP

111和110 * 6.4 类属映射语句 GENERIC MAP(类属表) 类属映射语句用于设计从外部端口改变元件内部参数或结构规模的元件——类属元件。 GENERIC MAP(类属表)； * architecture struct of hier_add is component add generic (size : natural); port (a : in bit_vector(size-1 downto 0); b : in bit_vector(size-1 downto 0); result : out bit_vector(size downto 0) ); end component; begin add1: [component ] add generic map (size = 4) port map(a = ain, b = bin, result = q); … * 6.5 元件例化语句COMPONENT INSTANTIATIONS 元件例化语句由两部分组成: 将一个现成的设计实体定义为一个元件的语句 此元件与当前设计实体中的连接说明语句 * 语句格式如下： -- 元件定义语句 COMPONENT 例化元件名 IS GENERIC (类属表) PORT(例化元件端口名表) END COMPONENT 例化元件名； --元件例化语句 GENERIC MAP(类属表)； 元件例化名：例化元件名 PORT MAP( [例化元件端口名=] 连接实体端口名，…)； * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY TOPABC IS PORT( CLK : IN STD_LOGIC; LED7S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY TOPABC; ARCHITECTURE behav OF TOPABC IS COMPONENT CNT4 PORT( CLK : IN STD_LOGIC; Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0 )); END COMPONENT ; COMPONENT DecL7S PORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END COMPONENT; SIGNAL tempdin: STD_LOGIC_VECTOR(3 DOWNTO 0 ); BEGIN U1: CNT4 PORT MAP(CLK,Q=tempdin); U2: DecL7S PORT MAP(A=tempdin,LED7S=LED7S); END ARCHITECTURE behav ; 7段LED译码 显示电路 * Rom ? * 6.6 生成语句GENERATE STATEMENTS 生成语句可以简化为有规则设计结构的逻辑描述。生成语句有一种复制作用，在设计中，只要根据某些条件，设定好某一元件或设计单元，就可以利用生成语句复制一组完全相同的并行元件或设计单元电路结构。 * 生成语句的语句格式有两种： [标号：]FOR 循环变量 IN 取值范围 GENERATE 并行语句 END GENERATE[标号]； * [标号：]IF 条件 GENERATE 并行语句 END GENERATE[标号]； * 图3.23 74373引脚图 74373锁存器 * LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LATCH IS PORT(D :IN STD_LOGIC; ENA:IN STD_LOGIC; Q: OUT STD_LOGIC); END ENTITY LATCH; ARCHITECTURE ONE OF LATCH IS BEGIN PROCESS(D,ENA) BEGIN IF E