可编程器件实验附录.docVIP

在系统编程软件中用到的ABEL-HDL 在现代数字电路或数字系统设计中，通常要对逻辑电路使用容易编写、计算机便于处理的硬件描述语言（HDL—Hardware Description Language）、超高速集成电路硬件描述语言（VHDL—VHSIC Hardware Description Language；VHSIC—Very High Speed Integrated Circuit）、Verilog HDL等进行描述，并将这种描述通过软件转换成熔丝图生成文件—JEDEC文件，然后用可编程逻辑器件（PLD）和高密度可编程器件（HDPLD）加以实现。 在ispLSI的开发中，有关高级软件，例如ISP Design EXPERT软件，涉及和使用了源于ABEL的HDL语言（简写为ABEL—HDL）、超高速集成电路硬件描述语言VHDL以及Verilog HDL语言等。有了它们，使设计开发中源文件的输入方式更丰富，选择自由度更大，既可选择原理图（Schematic）输入等，又可选择ABEL—HDL模式输入、ABEL—HDL与原理图混合输入、VHDL输入和Verilog输入等，满足了不同用户的需要，大大提高了设计速度。 1．1 ABEL—HDL源文件格式 在利用ISP Design EXPERT等系统开发软件设计现代数字电路与系统时，用户可以选择ABEL—HDL模式输入。这种输入要求用户按ABEL—HDL规定的格式和句法编写ABEL—HDL源文件。 ABEL—HDL源文件由模块组成。一个模块一般包括5个段：标题段、定义段、逻辑描述段、测试向量段和结束段。 源文件的基本框架如下： module 模块名 [flag标志语句]… [title标志语句]… device 器件名 器件引脚pin定义 结点node的标识符 常量constant、属性、宏等 [equations方程]… [truth_table真值表]… [state_diagram状态图]… [test_vectors]… 测试向量段 end[模块名][；] 结束段 方括号中的项表示按需要任选。 模块以module开头，以相应的end结束。 源文件可由一个或多个相互独立的模块组成，每个模块由完成各自功能的若干部分组成，每个模块又都有自己的开头和结尾。可将几个不同的源文件组合在一起构成一个源文件，用来描述一个较大的、完整的设计。 下面是一个译码器的ABEL-HDL源文件模块 MODULE decoder I0,I1 pin 53,55; o0,o1,o2,o3 pin 54,56,58,60 istypecom; truth_table([I0,I1]-[o0,o1,o2,o3]) [0,0]-[1,0,0,0]; [0,1]-[0,1,0,0]; [1,0]-[0,0,1,0]; [1,1]-[0,0,0,1]; test_vectors([I0,I1]-[o0,o1,o2,o3]) [0,0]-[1,0,0,0]; [0,1]-[0,1,0,0]; [1,0]-[0,0,1,0]; [1,1]-[0,0,0,1]; END 1．2 编写源文件预备知识 逻辑变量、逻辑常量与逻辑运算 逻辑信号（逻辑变量） 这里的逻辑信号也就是传统的数字电路设计中的逻辑变量。逻辑信号规定用标识符表示。标识符代表器件、器件管脚、节点、集合、输人信号、输出信号、宏、常量及变量等。所有标识符都必须遵从以下规则： 标识符必须以字母或下划线开头。 标识符最长为31个字符，如果超过31个字符，语言处理程序就认为出错。 除第一个字符外，标识符可由大小写字母，数字和下划线组成。 标识符不能使用空格，单词间的分隔用下划线。 标识符与输入字体有关：大写字母和小写字母被视为不同标识特。 标识符的命名要尽可能与其功能、含义相一致，并利用下划线和大、小写字体，使源文件便于阅读。例如，OR_IN1、OR_IN2。 关键字是一类特殊的标识符，也称作保留标识符。它是ABEL设计语言的一部分，不能用来给器件、器件管脚、节点、宏、集合及信号命名。关键字在源文件中仅能作为关键字使用，如果关键字被错误地用于给宏、集合及信号等命名．则在编译时会发生错误。ABEL的关镀字如表1.1 表1.1 ABEL—HDL关键字 关键字 说明 关键字 说明 Async_reset 异步复位状态描述语句 If_Then_Else 条件转移语句（只能用在状态图输入） Case