实验三 VHDL设计输入及时钟频率仿真与测试.pptVIP

实验三 VHDL设计输入及时钟频率仿真和测试 一、实验内容 1、VHDL设计输入的方法学习。 2、利用语言模板进行VHDL设计输入。 3、如何运用控制子窗口的提示更改语法错误。 综合技术的应用学习。 4、时序仿真时周期的测量方法 二、用VHDL设计一个六分频器 1、新建一个(Project Name)名为TEST_3项目，在图3－1对话框中，左栏选VHDL Module，File栏中输入FPQ3，点击下一步。 2、在图3－2对话框中第一栏输入端口名。第二栏中通过下拉菜单输入端口方向。第三栏和第四栏为需输入的端口总线最高位（MSB）和最低位（LSB），通过点击空格，弹出的上下箭头输入需要值，信号量（std_logic、bit）不用输入。 3、完成后在右面的MDI子窗口自动生成VHDL语言描述的库、实体以及结构体框架（如图3－3），在结构体中输入设计内容，就完成了该电路的VHDL设计。 4、在VHDL编译窗口中关键字为蓝色（如 end ; port 等），数据类型为粉红色，注释为绿色。库名、实体名、端口名、结构体名、均为黑色。这样有助于发现输入错误。 5、生成VHDL模块 结构体内输入完毕后进行保存。在Processes子窗口中，双击（Design Entry Utilities 下级）Create Schematic Symbol，运行后在Create Schematic Symbol前会打上一个绿色的?，表示VHDL模块生成。但不能保证设计语法没有错误。要通过双击Processes子窗口中的Synthesiz-XST子项Check Syntax进行语法检测，必须查看控制子窗口是否有报错、警告，根据指出的错误进行修改，直到控制子窗口没有报错和警告。 6、 View VHDL Intantiation Template的作用 双击（Design Entry Utilities 下级）View VHDL Intantiation Template，生成后在View VHDL Intantiation Template前会打上一个绿色的?，同样不能保证设计语法没有错误，必须查看控制子窗口是否有报错、警告，如果有要根据指出的错误进行修改，直到控制子窗口没有报错和警告。用鼠标选中View VHDL Intantiation Template，点击鼠标右键选Open Without Updating，在右面的MDI子窗口自动显示生成的fpq3.vhi文本，当fpq3作为元件被上层VHDL程序被调用时，可以将fpq3.vhi文本中的调用元件说明、端口映射框架复制过去，加入上层VHDL程序的对应端口就可以完成上层VHDL程序中fpq3元件调用语句和端口映射语句。 7、综合技术的应用 在Processes子窗口中，展开Synthesize-XST。XST是Xilinx Synthesis Technology的缩写。直接双击Synthesize-XST，如果有错误，会在Synthesize-XST前打红色?，在View Synthesis Report前打绿色的?，可以阅读综合报告来发现错误，也可以从控制子窗口找错。如果都正确，在Synthesize-XST前打绿色的?，在View Synthesis Report前打绿色的?，Check Syntax打绿色的?。点击View RTL Schematic，在ESC窗口，可以看到由VHDL程序自动生成的RTL Schematic模块（上层），通过层次进入下级可以一层一层到达最底层原理图。点击View Synthesis Report阅读综合报告（FPQ3.SYS）和点击图标打开的报告。 三、ModelSim Simulator中的时序仿真及周期测量方法 1、在Sources子窗口选中fpq3-behavioral，点击菜单Project?New Source弹出图3－4对话框，左栏选Test Bench Waveform，输入文件名fpq3_twb。 完成后弹出图3－5对话框。根据图3—5输入数值。点击OK，在右面显示测试波形，保存一下。 如图3-6在Sources 子窗口选Behavioral Simultion 和fpq3_tw，在Processes 在窗口选Processes ，运行 Generate Expected Simulation Results，观察测试窗口的输出波形。 如果设置不合适，可以点击图面的空白处弹出如图3-7的下拉菜单，选中下拉菜单中的??项，重新设置仿真参数的时钟和长度。 运行Simulate Behavioral Model，链接ModelSim SE。 通过wa