数字钟及汽车尾灯课程的设计.docVIP

电子线路设计报告 (数字钟及汽车尾灯) 题目：数字钟与汽车尾灯 院系：电子与信息工程系 班级： 姓名： 学号： 试验号： 指导老师： 2009.6.24 【实验目的】 ①掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； ②熟悉一种EDA软件——MAX+PlusⅡ的使用； ③掌握Verilog设计方法； ④掌握分模块分层次的设计方法； ⑤用Verilog完成一个多功能数字钟和汽车尾灯控制的设计。 【实验原理】 采用分模块分层次的设计方法，用Verilog语言由顶层模块逐层向下设计，顶层模块调用底层模块来完成相应的功能。完成电路的编译与适配后进行电路的仿真实验，在仿真结果满足实验要求的情况下进行电路的配置，即将生成的*.sof文件下载到开发板上，验证实验结果。 【实验开发环境】 ①开发软件：MAX+PlusⅡ，其开发流程为设计输入、编译、仿真、和编程与验证。 ②开发语言：Verilog，一种专门为ASIC设计而开发的，通常用于寄存器传输级（RTL）门电路级的描述，是一种相对低级的描述语言。 ③实验板：EDA Pro2K实验开发系统，是一种基于CPLD可编程逻辑器件的开发板。 【实验模块设计】 多功能数字钟系统组成 图1 多功能数字钟系统组成框图 由上面的设计框图容易看出，数字钟部分的实验由主体电路和扩展电路组成，其中主体电路主要是完成小时、分钟、秒的显示，通过分频器得到秒脉冲，通过秒计数器完成60进制的计数，然后用译码电路完成秒在数码管上的显示，分钟和小时显示的实现与秒类似，主要是脉冲不同而已，其中小时又分为12进制和24进制；扩展电路是用来完成计时之外的一些附加功能，比如定时控制、仿电台报时、自动报整点时数、触摸报整点时数等。其详细设计将在下面逐一提到。 各模块的设计及仿真 数字钟主体电路顶层模块 图2 数字钟主体电路的层次结构图 数字钟主体电路顶层模块由三部分组成，小时计数器、分计数器和秒计数器，分计数器和秒计数器是60进制的，用8位BCD码表示，高4位为6进制，0、1、2、3、4、5、0、1…这样显示；低4位为10进制，0、1、2、3、4、5、6、7、8、9、0、1…这样显示。小时计数器用12进制和24进制同时计时，12进制为01、02、03、04、05、06、07、08、09、10、12、01、02…这样显示；24进制为00、01、02、03、04、05、06、07、08、09、10、12、13、14、15、16、17、18、19、20、21、22、23、00、01…这样显示。 ② 6进制计数器的设计及仿真 在没计数到5之前，每来一个CP脉冲计数就加1，到5时变为0. Ⅰ，Verilog代码： //counter6.v 6进制计数器 module counter6(Q,nCR,EN,CP); input CP,nCR,EN; //时钟CP、清零nCR、使能EN output[3:0] Q; reg[3:0] Q; always@(posedge CP or negedge nCR) begin if(~nCR) Q=4b0000; //异步清零 else if(~EN) Q=Q; else if(Q==4b0101) Q=4b0000; //计数到5时赋值为0 else Q=Q+1b1; //未计数到5时在时钟来时加1 end endmodule Ⅱ，仿真结果： 图3 6进制计数器仿真截图 由仿真截图可以看出在CP的上升沿来临时输出Q的值加1，计数到5时变为 0，继续计数，完成了6进制计数器的功能。仿真结果与实验的预期结果吻合， 说明此模块是成功的。 Ⅲ，模块符号图： ③ 10进制计数器的设计及仿真 Ⅰ，Verilog代码： //counter10.v 10进制计数器 module counter10(Q,nCR,EN,CP); input CP,nCR,EN; //时钟CP、清零nCR、使能EN output[3:0]Q; reg[3:0]Q; always@(posedge CP or negedge nCR) begin if(~nCR) Q=4b0000; //异步清零 else if(~EN) Q=Q; else if(Q==4b1001)