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EDA课程设计 （电子钟的设计） 姓名：刘峰语 学号：200820303110 指导老师：谢斌 同组人员：熊成、杨彬彬 系别：自动化工程系 专业：08级测控技术与仪器 一．设计要求： 1.能实现时，分，秒计时。 2.能实现整电报时。 3.能进行对时和分的校准。 二．实验目的： 1.掌握多位计数器相连的方法。 2.掌握十六进制，二十四进制，六十进制计数器的设计方法。 3.握CPLD技术的层次化设计法。 4.了解软件的元件管理含义以及模块元件之间的连接概念。 5.掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试方法。 6.培养独立分析问题，团结解决问题的能力。 三．硬件要求： 1. 8位8段扫描共阴极数码显示管。 2. 三个按键开关（清零，校时，校分）。 四．设计原理 1.数字钟的计时周期为24小时，显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟主要由“时”“分”“秒”计数器校时电路组成。将标准信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60 秒发送一个“分脉冲”信号，该信号将被送到“时计数器”，“时计数器”采用24进制计数器，可实现对一天24 小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位LED七段显示器显示出来 2.校时电路是用来对“时”“分”显示数字进行校时调整的。 3.顶层原理图如下： 图1 顶层文件原理图 时序仿真：程序仿真主要由计数器完成，在时钟脉冲作用下，完成始终功能，由时序图可以看出每个时钟上升沿到来时加一，当接受到REST信号，即REST为高电平，所有计数为零，并重新计数，SETMIN 和SETHOUR可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。 图2 时序仿真 五．电子时钟模块设计 1. 分频模块FENPIN设计 模块FENPIN原理图如下： 图3 FENPIN原理图 FENPIN源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FENP is port(clk1:in std_logic; clk:out std_logic); end; architecture one of FENP is signal a:std_logic_vector(8 downto 0); signal b,c:std_logic; begin process(clk1) begin if clk1event and clk1=1 then if a=100000000 then b=1; a=000000000; else a=a+1; b=0; end if; end if; end process; clk=b; end; 仿真波形如下： 图4 FENPIN 波形图 2. 模块MIAO1设计 模块MIAO1原理图如下，CLK和RESET控制DAOUT，SETIME和CLK控制ENMIN 图5 SECOND的原理图 MIAO1 的源程序如下 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity miao1 is port (clk,reset,setmin: in std_logic; daout: out std_logic_vector(6 downto 0); enmin:buffer std_logic); end; architecture two of miao1 is signal d:std_logic_vector(6 downto 0); signal enmin1,enmin2:std_logic; begin process(clk,reset,setmin) begin if reset=1 then d=0000000; elsif (clkevent and clk=1) then if d16#60# then if d=1011001 then d=0000000;enmin1=1; else d=d+1;enmin1=0; if d(3 downto 0)=1001 then d=d+7; end if;end if; end if; end if; end process; daout=d; enmin=(enmin1 or enmin2); enmin2=(setmin and clk); end; 波形仿真图如下 图1-4 MIAO1 的波形仿真 3. 模块FENZ设计 模块FENZ原理