8位格雷码编码器高速分器 课程设计报告.docVIP

通达学院 2012/2013学年 第二学期 软件设计 实验报告 模 块 名 称 8位格雷码编码器、高速分频器 专 业 通信工程 学 生 班 级 100019 学 生 学 号 学 生 姓 名 杨润达 指 导 教 师 王奇、孔凡坤、周小燕、梅中辉 设计题目 基础题：8位格雷码编码器 综合题：高速分频器设计 任务要求 基础题：设计一个8位（bit）二进制码输入，输出8位格雷码的编码器（输入：B7 ---B0并行8位 ， 输出G7---G0并行8位 ，提示：当i7时:G（i）=B(i+1)xorB(i),G(7)=B(7)）。 综合题：有一个10MHz的时钟源，为得到4Hz，3Hz，2Hz和1Hz的信号，请设计一种分频器。 实验设备及软件 Quartus II 9.0 同组人员学号及姓名 无 参考文献 [1]王振红，VHDL电路设计与应用实践教程：机械工业出版社。 [2]徐向民，数字系统设计及VHDL实践：机械工业出版社。 [3]毛为勇，祁中洋，王兰，基于FPGA的任意小数分频器的设计：桂林航天工业高等专科学校学报  8位格雷码编码器及高速分频器设计 实验目的： 1.全面了解如何应用该硬件描述语言进行高速集成电路设计 2.通过软件使用、设计与仿真环节使学生熟悉EDA-VHDL开发环境 3.通过对基本题、综合题的设计实践，使学生掌握硬件系统设计方法 (自底向上或自顶向下),熟悉VHDL语言三种设计风格，并且培养 应用VHDL语言解决实际问题的能力。 实验设备：PC机 实验课题： 一、8位格雷码编码器 1、主要功能 设计一个8位（bit）二进制码输入，输出8位格雷码的编码器（输入：B7 ---B0并行8位，输出G7---G0并行8位，提示：当i7时:G（i）=B(i+1)xorB(i),G(7)=B(7)。 2、设计原理 根据组合逻辑电路的分析方法，先列出其真值表再通过卡诺图化简，可以很快 的找出格雷码与二进制码之间的逻辑关系。其转换规律为：高位同，从高到低看异 同，异出‘1’，同出‘0’。也就是将二进制码转换成格雷码时，高位是完全相同的，下一位格雷码是‘1’还是‘0’，完全是相邻两位二进制码的“异”还是“同” 来决定。下面举一个简单的例子加以说明。 　　　假如要把二进制换成格雷码，则可以通过下面的方法来完成，方法如图1-1。 图1-1 功能仿真 说明：B7~B0为输入信号，二进制码为 G7~G0为输出信号，格雷码为实验代码： 见附录一 二、高速分频器设计 1、主要功能 设计一个分频器，对10Mhz的时钟源进行分频，以得到4Hz,3Hz,2Hz,1Hz的时钟。 2、设计原理 整体思路 因为10Mhz时钟源速度很快，直接分频成1Hz级别的时钟的话分频系数太大，虽然思路简单，但是在实现时会造成quartus的寄存器资源消耗殆尽，导致编译失败。 所以我先通过10分频和100000分频将10Mhz时钟源分频为10Hz的时钟源，然后对10Hz的时钟源分别进行2.5分频，3.3分频，5分频，10分频。从而得到4Hz，3Hz，2Hz，1Hz的时钟源。 原理框图如图2-1所示。 图 2-1 2.5分频模块原理 设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。 设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、一个二分频器和一个异或门组成，如图2-2所示。在实现时，模N计数器可设计成带预置的计数器，这样就可以实现任意分频系数为N-0.5的分频器。 电路原理图如图2-2所示。 图 2-2 3.3分频模块设计[3] 设置一个计数器，令其初始值为0；在时钟源clk的每一个上升沿，计数器加上Q，若计数器里面的值小于P，则发出删除一个脉冲的信号，将delete置为低电平；若其值大于P，则将计数器的值减去P，并且将delete置为高电平，