电子信息系统课程设计--基于FPGA四十进制数字频率计.doc

电子信息系统课程设计 题目 基于FPGA四位十进制数字频率计 学 生 姓 名 学 院 信息科学与工程学院 专 业 电子信息工程 班 级 09电子A 班 起 讫 日 期 2012.11.8－20012.12.20 指导教师 摘要 频率计的主要功能是准确测量出待测频率的频率、周期、脉宽及占空比。在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。1、任务与要求 设计一个具有如下功能的简易频率计。 （1）基本要求： a．被测信号的频率范围为1～20kHz，用4 位数码管显示数据。 b．测量结果分别用十进制和十六进制数值显示。 c．被测信号可以是正弦波、三角波、方波，幅值1～3V 不等。 d．具有超量程警告（可以用LED 灯显示，也可以用蜂鸣器报警）。 e．当测量脉冲信号时，能显示其占空比（精度误差不大于1%）。 （2）发挥部分 a．修改设计，实现自动切换量程。 b．构思方案，使整形时，跳变阈值自动进行调节，以实现扩宽被测信号的幅值范围。 c．其它。 设计方案 方案1：采用fpga开发板实现。 该课程设计要求测频的范围是1~20KHZ，可分1~9999HZ和10.00~20.00KHZ两个量程。将1HZ CLK信号二分频，取分频后信号的高电平作为测频的1S闸门信号，测量结果有5位，当结果小于9999HZ时选择低四位由数码管显示输出，大于9999HZ且小于20KHZ时，选择高四位输出。通过选择高四位或低四位来实现量程的转换。 此方案的特点是实现方法简单，适合小范围的频率测量，但测频范围较大时，实现起来，测量速度较慢，还会造成所用元器件的浪费。 原理方框图如下： 方案2：采用单片机进行测频控制。 单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输出信号进行处理，得出相应的数据送至显示器显示。 原理方框图如下所示： 待测信号 采用这种方案，优点是依赖成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也较低，缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单片机的频率不能做得很高，使得测量精度大大降低。 比较两方案可知：对于本设计，方案1较方案2简单，采用现场可编程门阵列(FPGA)可实现大规模的电路编程灵活1～3V 不等时，通过两级运放，将信号电压放大到电路所需的电压值。后面再通过斯密特触发器，把被测信号正弦波，三角波整形为方波。 通过对《模拟电子技术》的学习，知道对于上面的一级运放，电压放大的倍数为Au=1+R2/R1。如果1V的电压值输入都可以，那么1V以上的一定都行。所以，本次设计，两级运放的放大倍数分别为2,3.这样已经可以满足实验的要求。所以，图中R1=R2=R4=1K,R3=2K。这是其PCB版图： 下面开始介绍频率计的核心部分。这一部分，是通过FPGA设计。 二·时钟发生器 通过对50MHZ的晶振时钟进行50M的分频，等到一个1HZ信号。再通过此信号，通过2分频，得到一个0.5HZ的信号,从而得到高电平为1秒的闸门控制信号en来控制计数器的计数时间.再通过对en求反,等到锁存信号load.而清零信号clr则通过en与1HZ信号共同产生. 同时对50MHZ信号进行500分频,一个两位的std_logic_vector（1 downto 0）信号在分频信号的驱动下不断加‘1’，等到“00”、“01”、“10”、“11”四种片选信号，对应4个数码管，从而驱动数码管的动态扫描显示 。 仿真图如下： Clk0周期产生时，由于clr为有效信号，使得pian不产生信号。导致后面的动态扫描不进行。即清零。 由于该模块涉及到计数数值较大，不便仿真。但经过实验检测，证明该模块设计达到要求。 三·信号输入器 通过对50MHZ信号进行不同的2的n次方分频，得到781250HZ，195313HZ，24HZ这三个内部自测信号，以检测频率计是够正常。通过按键key1，key2，key3来选择三个中的一个信号