复习触发器及时序电路.pptVIP

某型号的RAM采用二维译码结构，其行地址个数为5，列地址个数为8，每个地址对应的存储空间为8Bits。则该RAM的总容量为________。 A．256Bits； B．320Bits； C．2048Bits； D．65536Bits 某组合电路共有5个输入变量，4个输出变量。如果用ROM实现此组合电路，ROM的容量至少为 Bits 下面关于FPGA/CPLD的相关说法中不正确的是____________。 A、一般CPLD的工作速度比FPGA快 B、FPGA内部的触发器资源一般比CPLD多 C、CPLD一般需要外挂E2PROM保存程序 D、FPGA可用于实现较复杂的数字信号处理算法 下列属于非易失型存储器的是_________。 A、DDR B、双口RAM C、Flash D、FIFO 需要___________存储容量的存储器可实现两个4bit数的加法运算。 A、2^4×5 B、2^8×5 C、2^5×4 D、2^5×8 555电路不能实现下列哪种功能___________ A.多谐振荡电路 B.单稳态触发器 C.施密特触发器. D.脉冲计数 单稳态电路在触发脉冲边沿作用下可输出一定宽度的暂态 脉冲，其暂态脉冲宽度主要由_____决定。 A、触发脉冲的宽带 B、定时元件的参数 C、触发脉冲的周期 D、触发脉冲的幅度 方波发生器属于_________ A. 施密特触发器 B. T触发器 C.可重触发单稳电路 D.多谐振荡器 MP3播放设备中用于音频信号转换的器件为_________ A. A/D转换器 B. D/A转换器 C. D触发器 D.单稳态触发器 10位逐次比较型ADC每一次采样需要_______个时钟周期。某模拟信号其最高有效频率不高于4KHz，若采用上述ADC对其进行无失真数字化，则其工作时钟频率至少应大于______KHz。 一数控系统要求精度不低于0.4%，则所需的DAC至少___________位；若采用10bit单极性 DAC，满量程输出为5V，当输入数字量（187）16时，对应的输出电压量为_________V 某数字系统的输入信号低电平为0V，高电平为5V，现输入信号上可能叠加有幅度最大为±1V的噪声。如采用施密特触发器去除此噪声，则VTH(VT+)最小值为_________，VTL(VT-)最大值为_________ 某单极性倒T型电阻网络D/A转换器，当输入数字量为(46)16时，测得对应的输出电压为3.5V，则该D/A的1 LSB对应的电压为_________V * * 1、掌握 RS、JK、D、T 、T， 触发器的逻辑功能及描述方法。（特征方程、功能表、状态转换图、波形图）。 · 2、掌握触发器的动作特征。 第五章 锁存器和触发器 对JK触发器而言，欲实现 则其激励方程为___________ A、J＝K＝1 B、J＝1，K＝0 C、J＝0，K＝1 D、J＝K＝0 对于J-K触发器，若J=K，则可完成_________触发器的逻辑功能。 A．R-S； B．D； C．T； D．J-K 将D触发器改造成T触发器，图1所示电路中的虚线框内应是 A. 或非门 B. 与非门 C. 异或门 D. 同或门 将一个D触发器的 输出连接至D输入端，经过50个时钟脉冲后，其状态将会变为 则该触发器初始状态 =____________。 A、0 B、1 C、高阻 D、无法推断 的电路是____________ 可实现并串转换的器件是________________ A、触发器 B、锁存器 C、计数器 D、移位寄存器 下列电路中，能实现 基本RS锁存器， ，当R和S保持 输入均为1时，Q和 的状态分别为________ 若用JK触发器来实现特性方程为， 则J和K端的方程为________________。 要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（ ）。 A．JK=00 B. JK=01 C. JK=10 D. JK=11 下列电路中，只有 输出Q的频率不是CP的1/2。 1 CP CP Q Q Q Q A B C1 1K 1J C1 1K 1J 1 . 1D C1 1D C1 CP CP Q Q Q Q C D 根据电路和相应的输入波形，画出Q1、Q2的波形，Q1、Q2的初始值均为0