实验三、组合辑电路设计 《电子技术基础实验（模拟、数字）》课件.pptVIP

3、掌握集成二进制加法器的应用 一、实验目的 2、掌握半加器、全加器电路的构成与逻辑功能 1、掌握组合逻辑电路的设计和实现方法 数字电路就结构和工作原理而言，可分为 组合逻辑电路 时序逻辑电路 — 无记忆元件 — 有记忆元件 定义：任意时刻的输出状态只决定于该时刻的输入状态，而与原来的状态无关。 二、实验原理 结构特点: 1、输出、输入之间没有 反馈延迟通路， 2、不含记忆单元 设计组合逻辑电路的一般步骤 ： 三、实验内容 （一）半加器组合逻辑电路的设计 半加器和全加器是算数运算电路中的基本单元，它们是完成一位二进制数相加的一种组合逻辑电路。 一位二进制加法器 半加器 全加器 在加法运算中，如果只考虑两个加数本身相加，而不考虑低位进位，这种加法器叫半加器。 多位二进制加法器 （串行进位、超前进位） 加法器 一位二进制半加器（Half Adder） 不考虑低位进位，将两个1位二进制数A、B相加的器件。 半加器真值表 逻辑表达式 C = AB 输入变量 输出变量 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 半加器逻辑图 逻辑符号 A、B—本位加数 S—本位和数 C—本位向高位的进位 测试内容： 用四2输入异或门74LS86和四2输入与非门74LS00组成半加器，输入被加数A、加数B分别接逻辑开关，输出Sn、Cn接LED显示器，观察和Sn、进位数Cn的逻辑状态，并记录于表3－3—2。 输 入 输 出 A B Sn Cn 0 0 0 1 1 0 1 1 表3－3—2 （二）全加器组合逻辑电路的设计 全加器能进行加数、被加数和低位来的进位信号 相加，并根据求和结果给出该位的进位信号。 一位二进制全加器（Full Adder） A B + Cn-1 Cn S 输入变量 输出变量 A B Cn-1 Cn S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 全加器真值表 逻辑表达式： 卡诺图： 测试内容： 用四2输入异或门74LS86和四2输入与非门74LS00组成全加器，输入被加数A、加数B及低位进位数Cn-1分别接逻辑开关，输出Sn、Cn接LED显示器，观察和Sn、进位数Cn的逻辑状态，并记录于表3－3—3。 表3-3-3 输 入 输 出 A B Cn-1 Sn Cn 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 （三）四位二进制加法器组合逻辑电路的设计 四位串行进位加法器 直接将四个全加器串接起来就可以组成四位串行进位加法器。 对于n位的操作数要用n个全加器 中规模集成器件 74LS83 —四位串行进位加法器 按图连接电路，A4、A3、A2、A1，B4、B3、B2、B1接逻辑开关， C4及S4、S3、S2、S1接逻辑电平显示，⑤脚接电源，⑿、⒀脚接地 用中规模集成电路74LS83设计一个四位二进制全加器，按表3-3-4要求进行测试并记录 表3-3-4 输 入 输 出 A4 A3 A2 A1 B4 B3 B2 B1 C4 S4 S3 S2 S1 对应十进制 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 输入变量 输出变量 A（主裁） B （副裁） C（ 副裁） L 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 （四）用与非门设计拳击比赛裁判判定电路：设有一名主 裁判和两名副裁判，当主裁判和至少一名副裁判判定合 格，运动员的动作方为成功。 74LS00 74LS20 74LS83 74LS86