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复习 VHDL并行语句 VHDL中各并行语句的执行是同步进行的，与书写顺序无关。 并行语句主要有： 并行信号赋值语句 进程语句(Process) 元件例化语句(Component) 3.2 并行信号赋值语句 并行信号赋值语句有 简单信号赋值语句( = ) 条件信号赋值语句(When…Else) 选择信号赋值语句(With…Select) 并行信号赋值语句(2) 条件信号赋值语句(When...Else) 语句格式： 赋值目标信号 = 表达式0 When 条件0 Else 　　　　　　 表达式1 When 条件1 Else 　　　　　　 ．．． 　　　　　　 表达式n; 并行信号赋值语句(3) 选择信号赋值语句(With...Select) 语句格式： With 选择表达式 Select 赋值目标信号 = 表达式0 When 值0, 　　　　　　　　　 表达式1 When 值1, 　　　　　　 ．．．, 　　　　　　 表达式n When Others; 3.3 VHDL并行语句(Process) 进程语句Process语法格式 [进程标号:] Process [ (敏感信号列表) ] [ Is ] [变量等描述...] Begin 顺序语句1; --描述进程行为 　顺序语句2; 　　……; 　顺序语句n; End Process [进程标号] ; 顺序语句 3.4 顺序语句(If...Then...Else) 语句格式： If (条件1) Then do something; ElsIf (条件2) Then … Else do something different; End if; 3.5 顺序语句(Case…When) 语句格式： Case 选择信号 Is When 选择值0 = (do sth) When 选择值1 = (do sth) … When others = (do sth) End Case; 3.6 顺序语句(For … loop) 重复运算需求 语句格式： For 变量 in 范围 loop do sth…. End loop; 几种语句的比较 VHDL精华_process时序逻辑电路－－触发器 组合逻辑电路 按输出、输入之间的逻辑关系 组合逻辑(Combinational) 输出和输入的关系可用布尔表达式描述， 即输入信号决定了电路的输出。 常见组合逻辑电路： 1.编码：将输入信号转换成对应的数码信号 2.译码：将输入的码组翻译变换成对应的输出信号 3.多路选择器：在地址输入端的控制下从多路数据输入中选择一个送到公共输出端. 4.数值比较器：比较两个二进制数的大小 5.加法器：实现二进制数加法运算 时序逻辑电路 按输出、输入之间的逻辑关系 记忆逻辑电路 (Sequential) 输出除了和输入有关外，还和电路当前的状态有关。 记忆逻辑电路中常见的为时序（同步）逻辑电路。 常见的有：？ 教学内容 基本逻辑单元（模块） 锁存器： RS latch、D Latch 触发器： 异/同步D FlipFlop(DFF) RS锁存器(Latch) RS锁存器设计 RS锁存器设计 RS锁存器 D锁存器(Latch) D锁存器设计 D锁存器 D锁存器 XX器件 边沿D触发器(Flip-Flop) 边沿D触发器设计 边沿D触发器设计 边沿D触发器 信号特征_信号赋值延时 信号赋值延时 边沿触发器动态参数 建立时间tsetup 为使触发器按预计情况翻转，要求输入信号在CLK触发沿到来之前提前一段时间建立起来，此提前时间为建立时间ts 保持时间thold 在CLK触发沿到达之后，为保证触发器正确翻转，需要输入信号再保持一段时间，此时间称保持时间th D触发器时序 触发器/锁存器 同步设计与异步设计 异步置位、复位之D触发器 异步置位、复位之D触发器 异步置位、复位之D触发器 异步置位、复位之D触发器 异步置位、复位之D触发器时序 作业：用VHDL描述74LS74下次课内容1.带复位、使能2进制计数器2.带复位、使能10进制计数器 ts th CLK D 相机曝光 t2 t3 t1 t0 特点 输出和使能同步 输出和时钟同步， 抗干扰能力强 使能信号有效期间内D值 时钟脉冲触发沿前的D值 输出值 使能信号有效 (H/L) 时钟脉冲触发沿 (上升/下降) 采样 时刻 赋值不完整的IF语句（仅描述变化情况） 描述 电平