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超大规模集成电路设计方法学——CMOS电路设计与优化 蒋惠萍 中央民族大学 “异或”与“同或”功能——用与或非门实现 CMOS电路设计与优化 CMOS电路设计 全互补静态CMOS逻辑结构（1） 全互补静态CMOS逻辑结构（2） 伪NMOS逻辑结构（2） 伪nMOS逻辑（3） 静态电路：靠稳定的输入使晶体管保持在导通或截止状态，从而维持稳定的输入状态，只要不断电输出就会长期保持。 动态电路：利用电容的存储效应来存储信息，即使输入不存在，输出信号也可以保持，但不会长期保持。 时钟CMOS逻辑结构（1） 时钟CMOS逻辑（2） 动态CMOS逻辑结构（1） 动态CMOS逻辑（2） 多米诺CMOS逻辑结构（1） 多米诺CMOS逻辑（2） 多米诺CMOS逻辑（3） 改进多米诺CMOS逻辑 动态CMOS逻辑电路特点 CMOS逻辑结构比较 ——流水线作业使系统的运行速度有了很大的提高。 在流水线逻辑中，数据是沿着流水线顺序逐步加工 的，各级之间往往用传输门隔离，如图所示是流水 线中最基本的一节。 无竞争逻辑(NORA) 无竞争逻辑中的一级由三部分组成（见图4－50）：N型 动态CMOS电路（简称N段），P型动态CMOS电路（简称 P段）和C*CMOS电路。 由于无竞争逻辑电路的倒相器必须是偶数，而且电路 比较复杂，时钟线较多，为此采用单相时钟“NORA” 电路，以减少时钟线的数量。 时钟方案选择 时钟方案选择 时钟方案选择 电荷再分配 思考题 移位寄存器 移位寄存器、锁存器、触发器和I/O单元 动态CCMOS移位寄存器 在反相器正反馈环中引入传输门构成锁存器 锁存器 移位寄存器、锁存器、触发器和I/O单元 两个反相器构成正反馈闭环 锁存器 移位寄存器、锁存器、触发器和I/O单元 基于交叉耦合或非门锁存器及其 CMOS实现 锁存器 移位寄存器、锁存器、触发器和I/O单元 伪NMOS锁存器 特征方程 : Q(t+1)=D(t) 锁存器 移位寄存器、锁存器、触发器和I/O单元 CMOS主从D触发器 特征方程: 特征方程: 触发器 移位寄存器、锁存器、触发器和I/O单元 传输门JK触发器 MOS管栅极不能悬空，而且正负最大电压都要加限幅 措施以保证MOS 管的安全。 通用I/O单元 移位寄存器、锁存器、触发器和I/O单元 输入保护电路 如果负载电容Cl很大，则输出缓冲级的MOS管尺寸 必须设计的很大，而且应采取逐级增大的方式。 通用I/O单元 移位寄存器、锁存器、触发器和I/O单元 驱动大电容负载 通用I/O单元 移位寄存器、锁存器、触发器和I/O单元 具有三态反相器的通用I/O单元 其逻辑图和电路图如下： 通用I/O单元 移位寄存器、锁存器、触发器和I/O单元 一种改进的三态输出电路 * 伪NMOS电路（有比逻辑）（1） 主要电路类型 1、伪NMOS 2、伪PMOS 3、DCVSL (Differential Cascode Voltage Switch Logic) 差分串联电压开关逻辑 Ratioed（有比例） Logic 1、伪NMOS反相器 (1) VOH=VDD VOL由p管和n管的尺寸确定 NMOS器件处于线性区，PMOS器件处于饱和区 VOL的大小仅与 有关，随 而 Pseudo-NMOS VTC 0.0 0.5 1.0 1.5 2.0 2.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 V in [V] V o u t [V] W/L p = 4 W/L p = 2 W/L p = 1 W/L p = 0.25 W/L p = 0.5 ■ 优点 减少了晶体管的数目（较CMOS由2N N+1）,节省了面积， 减小了CL ■ 缺点 VOL≠0 在稳定状态下，存在直流通道→直流功耗↑ 差分串联电压开关逻辑 Differential Cascode Voltage Switch Logic (DCVSL) 1、出发点：能够完全消除静态电流和提供从源到地的电压摆幅的有比逻逻辑。 2、双轨逻辑 V DD V SS PDN1 Out V DD V SS PDN2 Out A A B B M1 M2 下拉网络PDN1和PDN2采用NMOS器件 ——互相排斥 当PDN1导通PDN2关断； 当PDN1关断PDN2导通。 假