半导体存储器只读存储器.PPT

第5章 微型计算机存储器系统结构 5.1 存储器概述 二、内存和外存 　1.内存 　内存或主存,也称半导体存储器，用于存放当前计算机正在执行或经常要使用的程序或数据，CPU可直接从内存中读取指令并执行，还可直接从内存中存取数据。内存一般由快速的存储器件构成，它与CPU交换数据的速度很快，在共享存储器的多处理机系统中，内存中数据可以共享，并可实现多处理机间的通信 三、半导体存储器分类 5.1.2 半导体存储器的主要性能指标 5.2 半导体存储器 ① 存储体 ② 地址译码电路 ③ 片选和读写控制逻辑 表5-1 存储器芯片的工作方式 二、存储器芯片的存储矩阵与地址译码的两种方式 1．单译码方式 2．双译码方式 双译码结构存储器示意图如图5-4所示　 三、存储器芯片的I/O控制逻辑 存储器芯片的I/O控制逻辑如图5-5所示 5.2.2 静态随机存取存储器SRAM 　　静态随机存取存储器SRAM的基本存储单元一般由六管静态存储电路构成，集成度较低，功耗较大，无需刷新电路，由于存取速度快，一般用作高档微机中的高速缓冲存储器 表5-2 Intel 6264的工作方式 图5-8 SARM读时序 图5-9 SRAM写时序 5.2.3 只读存储器ROM 一、掩膜式只读存储器ROM 由MOS管组成掩膜式只读存储器的结构图如图5-10所示 三、可擦除可编程只读存储器EPROM 　 1、 EPROM的基本存储电路如图5-11所示 四、电擦除只读存储器EEPROM 1、EEPROM基本存储电路如图5-13所示　 五、闪烁存储器（Flash Memory） 5.2.4 动态随机存储器DRAM DRAM的基本存储单元是单个场效应管及其极间电容 必须配备“读出再生放大电路”进行刷新 每次同时对一行的存储单元进行刷新 每个基本存储单元存储二进制数一位 许多个基本存储单元形成行列存储矩阵 DRAM一般采用“位结构”存储体： 每个存储单元存放一位 需要8个存储芯片构成一个字节单元 每个字节存储单元具有一个地址 2．DRAM的电路结构 二、DRAM举例 ②增强型DRAM（Enhanced DRAM） 二、8088系统与存储器的连接 5.3.2　32位微机系统的内存组织 2．1M×4位EDRAM模块组成 3．DRAM控制器结构 二、64位外部数据总线的内存组织 5.4 高速缓冲存储器技术 　Cache工作原理 　Cache组织方式 　写cache的策略与一致性 　Pentium PC的Cache 存储器系统的层次关系 二、Cache命中率 　　从微机系统来看，增加Cache的目的，就是要在性能上使主存的平均访问时间尽可能接近Cache的访问时间，即保证在大多数情况下，CPU访问Cache，而不是访问主存 　　　 　　　例【５-1】设CPU执行一般程序时，访问Cache次数Nc=1500，访问主存次数Nm=90，又假设访问Cache存取周期为50ns，访问主存存取周期为300ns，试求h、r、ta以及e的值 5.4.2 Cache组织方式 　Cache的组织方式分为 　全相联映射方式 　直接映射方式 　组相联映射方式 1．全相联映射方式 2．直接映射方式 3．组相联映射方式 二、三种替换策略 1．最不经常使用（LFU）算法 　　LFU（Least Frequently Used）算法是将一段时间内被访问次数最少的那一行数据换出。为此必须对每行设置一个加计数器，新建立的行必须从0开始计数，CPU每访问一次Cache，相应行的计数器加1，当要替换时，将那些约定可以替换行的计数值进行比较，显然，将计数值最少的行换出，同时将该行的计数值清零　 2．近期最少使用（LRU）算法 　　LRU（Least Recently Used）算法是将近期内被访问次数最少的行换出。为此每行设置一个加计数器，当Cache每命中一次，命中行的计数器清零，而其他行的计数器加1，显然计数值最大的行近期最少使用，当需要替换时，比较特定行的计数值，将计数值最大的行替换出。这种算法的特点是保护了刚拷贝有主存数据的Cache行，正好符合Cache的工作原理，因而可以提高Cache的命中率　 3．随机替换 　　随机替换（Random Replacement）当需要替换时，只是从特定行中随机选取一行，将其数据换出即可。随机替换比前述2种替换算法所需硬件简单，而且速度快。缺点是：随机换出的数据可能马上要用，从而增加了映射的次数，降低了命中率与Cache的工作效率。如果增大Cache的容量，可以克服随机替换的缺点，实验结果表明，随机替换策略的功效稍逊于前两种替换策略　 5.4.3 写cache的策略与一致性