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基于CPLD/FPGA的AMI/HDB3编译码设计 姓名： 　 2班39号 摘要：本设计重点介绍采用基于CPLD/FPGA的VHDL语言通过Quartus2软件对AMI/HDB3码进行编码和译码的过程，让我们了解基带信号怎样变换为AMI/HDB3的原理，并且AMI/HDB3码又怎样还原成基带信号！！并且通过波形仿真，和逻辑模块的设计让我们更加形象，细致的了解关于AMI/HDB3的码型变换。 关键词：基带信号，AMI/HDB3码，双极性归零，破坏码，正负极性，编码，译码 设计原理 （1），AMI是传号交替反转码。其编码规则是将二进制代码“1”（传号）交替的变换为传输码的“+1”和“-1”，而“0”（空号）保持不变。例如： 消息代码： 1 0 0 1 1 0 0 0 0 0 0 0 1 1 0 0 1 1 AMI代码：+1 0 0 -1 +1 0 0 0 0 0 0 0 -1 +1 0 0 -1 +1 AMI码对应的基带信号是正负极性交替的脉冲序列，而0电位保持不变，此外AMI码的编译码电路简单，便于利用传号极性交替规律观察误码情况。但AMI码也有其不足，当原信码出现连“0”串时，信号的电平长时间不跳变，造成提取定时信号的困难。解决“0”码问题的有效方法之一就是采用下面的HDB3码。 （2），HDB3码的全称是3阶高密度双极性码，它是AMI码的改进型，其目的是为了保持AMI码的优点而克服其缺点，使连“0”的个数不超过3个。其编码规则如下： 1），当信码的连“0”个数不超过3时，扔按AMI码的规则编，即传号极性交替； 2），当连“0”的个数超过3时，则将第四个“0”改为非“0”的脉冲，记为+V或-V, 称之为破坏脉冲。相邻V码的极性必须交替出现，以确保编好的码中无直流； 3），为了便于识别，V码的极性应与其前一个非“0”脉冲极性相同，否则，将“0”的第一个“0”更改为与该破坏脉冲相同的极性脉冲，并记为+B或-B ; 4),破坏脉冲之后的传号码极性也要交替。其中+V,-V,脉冲和+B和-B脉冲与+1,-1脉冲波形相同，用V或B符号的目的是为了示意是将原信码的“0”变换成“1”码。 虽然HDB3码的编码规则比较复杂，但译码却比较简单。从上述原理看出，每一个破坏码符号V总是与前一非“0”符号同极性。这就是说，从收到的符号序列中可以容易的找到破坏点V，于是也断定V符号以及前面的3个符号必须是连续的0符号，从而恢复4个连0码，再将所有-1变成+1后便得到原来的消息代码。 2．设计思路 （1），AMI/HDB3编码。当ctrl端口接，当ctrl端口接低电平时进行AMI编码输出两路并行信号pout1和pout2，分别与AMI码或HDB3码的正极性信号和负极性信号相对应，这两信号AMI/HDB3编码单双极性变换后得到AMI码或HDB3码。 NRZ:基带输入信号 BS-IN：位同步信号 ctrl：输出码型控制信号 pout1：输出码极性变换后的正极性输出 pout2：输出码极性变换后的负极性输出 AMI/HDB3编码单元的算法流程图 （2）、译码单元模块 Pin1：输入信号，与编码单元中的pout1相连 Pin2：输入信号，与编码单元中的pout2相连 BS-R: 位同步信号：ctrl：控制AMI码或HDB3码译码为原信号 Pout：译码后的信号输出端口 AMI/HDB3 译码单元算法流程图 4、仿真，分析 代码：　　　　１　０００　０　　１　０００　０　　１　　１　０００　０　１　１ ＡＭＩ码：　－１　０００　０　＋１　０００　０　－１　＋１　０００　０－１＋１ ＨＤＢ３码：－１　０００－Ｖ　＋１　０００＋Ｖ　－１　＋１－Ｂ００－Ｖ＋１－１ 其中ＨＤＢ３码也可以以＋１开始 (1)、　首先进行AMI/HDB3码编码的仿真. 　　Ctrl为低电平时为AMI编码!! Ctrl 为高电平时为HDB3编码! 此为ctrl为低电平时AMI编码!依图可观察出输出延时了7个时间脉冲!!第一个码编为 ”-1” 此为ctrl为高电平时编的HDB3码!可通过观察知第一个高电平编为”+1” 且有3个时间脉冲的延时. （２），进行译码，将ＡＭＩ／ＨＤＢ３码还原成基带ＮＲＺ信号即为图中的ｐｏｕｔ ｃｔｒｌ为低电平时为ＡＭＩ译码。 ｃｔｒｌ为高电平时为ＨＤＢ３译码 此为ｃｔｒｌ为低电平时的ＡＭＩ译码，由图看出译码而出的信号有一定的延时。 此为ｃｔｒｌ为高电平时的ＨＤＢ３码译码，输入，输出之间有一定的延时。 此为编译码逻辑原理图！前面为输入端，然后编码器，译码器，最后