夏宇闻著作verilog从算法到硬件的实现.docVIP

第二章 Veril?og HDL设计?方法概述 前言 随着电子设?计技术的飞?速发展，专用集成电?路(ASIC)和用户现场?可编程门阵?列（FPGA）的复杂度越?来越高。数字通信、工业自动化?控制等领域?所用的数字?电路及系统?其复杂程度?也越来越高?，特别是需要?设计具有实?时处理能力?的信号处理?专用集成电?路，并把整个电?子系统综合?到一个芯片?上。设计并验证?这样复杂的?电路及系统?已不再是简?单的个人劳?动，而需要综合?许多专家的?经验和知识?才能够完成?。由于电路制?造工艺技术?进步非常迅?速，电路设计能?力赶不上技?术的进步。在数字逻辑?设计领域，迫切需要一?种共同的工?业标准来统?一对数字逻?辑电路及系?统的描述，这样就能把?系统设计工?作分解为逻?辑设计（前端）和电路实现?（后端）两个互相独?立而又相关?的部分。由于逻辑设?计的相对独?立性就可以?把专家们设?计的各种常?用数字逻辑?电路和系统?部件（如FFT算?法、DCT算法?部件）建成宏单元?（Megce?ll)或软核（Soft-Core）库供设计者?引用，以减少重复?劳动，提高工作效?率。电路的实现?则可借助于?综合工具和?布局布线工?具（与具体工艺?技术有关）来自动地完?成。 VHDL和?Veril?og HDL这两?种工业标准?的产生顺应?了历史的潮?流，因而得到了?迅速的发展?。作为跨世纪?的中国大学