FPGA与数字系统设实验七 数码管的动态显示电路.pptVIP

数码管的动态显示电路 实验内容 1.设计一个动态显示电路，在8个数码管上分别显示1，3，5，7，9，A，C，F。输入为CLK，输出为段码SEG[6..0]和位控SCAN[7..0]。 2.设计一个动态显示电路，在4个数码管上分别显示QD[3..0],QC[3..0],QB[3..0],QA[3..0]。 实验原理分析 LED数码管根据LED的接法不同分为共阴和共阳两类。 以共阴式为例，如把阴极接地，在相应段的阳极接上正电源，该段即会发光。拿8位8段共阴极数码管来说，每一位都是将8个发光二极管（下面简称LED）的负极接在一块，这个就是位选，接上低电平算是选通该位。相同字段LED的正极连在一起，也有八根线，接上高电平即点亮相应段。 一般情况下8个位选只有一个选通，8个段选如果是数字2，那么选通的那一位数码管就会显示2，其它位数码管都是黑的。延迟一段再熄灭它，再选通另一位显示在那一位该显示的数字，延迟一段再熄灭，如此循环。人眼有暂留效应，只要8个数码管循环选通的速度足够快，人眼看起来就是几个数字稳定地显示在8位数码管上。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY display IS PORT( clk:IN STD_LOGIC; seg:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); scan:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END display; ARCHITECTURE behave OF display IS SIGNAL counter:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL xianshi:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(clk) BEGIN IF (clk’EVENT AND clk=‘1’) THEN counter=counter+1; END IF; END PROCESS; PROCESS(counter) BEGIN CASE counter IS WHEN “000”=scan=;xianshi=“0001”; WHEN “001”=scan=;xianshi=“0011”; WHEN “010”=scan=;xianshi=“0101”; WHEN “011”=scan=;xianshi=“0111”; WHEN “100”=scan=;xianshi=“1001”; WHEN “101”=scan=;xianshi=“1010”; WHEN “110”=scan=;xianshi=“1100”; WHEN OTHERS=scan=;xianshi=“1111”; END CASE; END PROCESS; PROCESS(xianshi) BEGIN CASE xianshi IS WHEN 0000=seg=0111111; WHEN 0001=seg=0000110; WHEN 0010=seg=1011011; WHEN 0011=seg=1001111; WHEN 0100=seg=1100110; WHEN 0101=seg=1101101; WHEN 0110=seg=1111101; WHEN 0111=seg=0000111; WHEN 1000=seg=1111111; WHEN 1001=seg=1101111; WHEN 1010=seg=1110111; WHEN 1011=seg=1111100; WHEN 1100=seg=0111001; WHEN 1101=seg=1011110; WHEN 1110=seg=1111001; WHEN 1111=seg=1110001; WHEN OTHERS=NULL; END CASE; END PROCESS; END behave;