verilog及fpga学习考试必备经典程序二.docxVIP

目录1.加法计数器中的进程22.任务举例23.测试程序34.函数45.用函数和 case 语句描述的编码器 （不含优先顺序）46.阶乘运算函数57.测试程序68.顺序执行模块 169.顺序执行模块 2710. 并行执行模块 1711. 并行执行模块 2812. 调用门元件实现的 4 选 1 MUX813. 用 case 语句描述的 4 选 1 MUX914. 行为描述方式实现的 4 位计数器915. 数据流方式描述的 4 选 1 MUX1016. 用条件运算符描述的 4 选 1 MUX1017. 门级结构描述的 2 选 1MUX1018. 行为描述的 2 选 1MUX1019. 数据流描述的 2 选 1MUX1120. 调用门元件实现的 1 位半加器1121. 数据流方式描述的 1 位半加器1122. 采用行为描述的 1 位半加器1223. 采用行为描述的 1 位半加器1224. 调用门元件实现的 1 位全加器1325. 数据流描述的 1 位全加器1326. 1 位全加器1327. 行为描述的 1 位全加器1328. 混合描述的 1 位全加器1429. 结构描述的 4 位级连全加器1530. 数据流描述的 4 位全加器1531. 行为描述的 4 位全加器1511. 加法计数器中的进程module count(data,clk,reset,load,cout,qout); output cout;output[3:0] qout; reg[3:0] qout; input[3:0] data; input clk,reset,load;always @(posedge clk)//进程 1，always 过程块beginif (!reset)qout= 4h00;//同步清 0，低电平有效else if (load)qout= data;//同步预置elseqout=qout + 1;//加法计数endassign cout=(qout==4hf)?1:0;//进程 2，用持续赋值产生进位信号endmodule2. 任务举例module alutask(code,a,b,c);input[1:0] code;input[3:0] a,b;output[4:0] c;reg[4:0] c;task my_and;//任务定义，注意无端口列表input[3:0] a,b;//a,b,out 名称的作用域范围为 task 任务内部output[4:0] out;integer i;begin2for(i=3;i=0;i=i-1)out[i]=a[i]b[i]; //按位与 endendtaskalways@(code or a or b) begincase(code)2b00: my_and(a,b,c);/*调用任务 my_and，需注意端口列表的顺序应与任务定义中的一致， 这里的 a,b,c 分别对应任务定义中的 a,b,out */2b01: c=a|b;//或2b10: c=a-b;//相减2b11: c=a+b;//相加endcaseendendmodule3. 测试程序`include alutask.vmodule alu_tp;reg[3:0] a,b;reg[1:0] code;wire[4:0] c;parameter DELY = 100;alutask ADD(code,a,b,c);//调用被测试模块initial begincode=4d0; a= 4b0000; b= 4b1111;#DELYcode=4d0; a= 4b0111; b= 4b1101;#DELYcode=4d1; a= 4b0001; b= 4b0011;3#DELYcode=4d2; a= 4b1001; b= 4b0011;#DELYcode=4d3; a= 4b0011; b= 4b0001;#DELYcode=4d3; a= 4b0111; b= 4b1001;#DELY$finish;endinitial $monitor($time,,,code=%b a=%b b=%b c=%b, code,a,b,c); endmodule4. 函数function[7:0] get0; input[7:0] x; reg[7:0] count; integer i;begin count=0;for (i=0;i=7;i=i+1)if (x[i]=1b0) count=count+1; get0=count;end endfunction5. 用函数和 case 语句描述的编码器 （不含优先顺序）module code_83(din,dout); input[7:0] din;output[2:0] dout;function[2