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各模块简要介绍— 5、Msp430f247的基准时钟系统 基准时钟提供如下信号： 系统主时钟MCLK：供CPU或高速外设使用，可以选择任一振荡源，并进行1、2、4、8分频作为信号源。 子系统时钟SMCLK: 供高速外设使用,可以选择任一振荡源，并进行1、2、4、8分频作为信号源。 辅助子时钟ACLK: 供低速外设使用,只能选择LFXT1进行1、2、4、8分频作为信号源。 * vjghkjh 系统复位后： MCLK和SMCLK由DCO提供， ACLK由LFXT1提供 各模块简要介绍— 5、Msp430f247的基准时钟系统 //设定DCO为16MHZ ： BCSCTL1 =CALBC1_16MHZ; DCOCTL =CALDCO_16MHZ; 以下是DCO设置程序： 读取0x10f9和0x10f8两个地址里面16MHzDCO常数分别装入BCSCTL1和DCOCTL两个寄存器 可选频率1M、8M、12M、16M * vjghkjh 各模块简要介绍— 6、digital I/O 有6个8bit I/O口 P1~P6 每个口都可以被配置为输入口或输出口 P1口和P2口具有外部中断的功能，P1口的所有口线共用一个中断向量，使用各自不同的标志位，P2口类似。 * vjghkjh 各模块简要介绍—6、digital I/O 重要