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基于VLSI平台C51处理器仿真与设计 　　摘 要： 传统ISA处理器内部有限的逻辑资源和外部固定的引脚封装大大的限制了它的应用范围。利用FPGA丰富的逻辑资源实现传统MCU中的各个组成部分，底层采用可配置引脚降低硬件设计复杂度，各模块间采用Wishbone总线结构的方式构建系统，可以达到传统MCU无法完成的要求，具有很好的应用前景。使用硬件描述语言，自底向上设计处理核心80C51，并且与几类通用外设互连组成系统，使用Virtex?Ⅱ Pro系列FPGA进行板级验证。板级验证结果表明实现了既定目标，与标准MCU兼容，系统运行稳定。 　　关键词： 逻辑资源； VLSI； FPGA； C51处理器 　　中图分类号： TN911?34； TP368.1 文献标识码： A 文章编号： 1004?373X（2013）12?0092?05 　　0 引 言 　　随着社会的发展，工业控制及人们日常生活越来越追求精密控制，为了满足这种需求，微控制器得到了快速的发展。随着VLSI发展，MCU将原本分散???CPU，RAM，ROM，I/O等集中于一块单晶芯片内，形成一种芯片级计算系统。MCU主要用于控制目的，MCU构成的系统有实时、快速的外部响应，能迅速采集到大量的数据，做出逻辑判断与推理后实现对被控制对象的参数调整与控制[1]。MCU被广泛应用于家用电器、科学教育、工业控制、自动生产及仪器仪表中。在移动互联网快速发展的今天，MCU的应用领域进一步扩大。但是随着时代的推进，对控制的要求逐步增大，所需满足功能的逐渐增多，传统MCU也越来越显得捉襟见肘。使用ASIC器件在片内实现与传统MCU相兼容的核心，选用合适的片内总线来连接外设，构成一个兼容传统MCU平台，这种方法必会延续传统MCU的生命力，使其获得更大的发展。 　　1 Virtex?Ⅱ Pro 　　FPGA采用了逻辑单元阵列（Logic Cell Array，LCA），内部包含了可配置的逻辑模块（Configurable Logic Block，CLB）、输入/输出模块（Input Output Block，IOB）和内部连线（Interconnect）。与传统的可编程程器件相比，FPGA是ASIC电路中设计风险最小、开发费用最低、周期最短的器件之一。采用高速CMOS工艺，功耗低，可以与CMOS、TTL电平兼容。同时FPGA的内部逻辑和I/O资源非常的丰富，可以说利用FPGA芯片进行小批量生产，对于提高系统有帮助的。 　　Virtex?Ⅱ Pro系列[2]在Virtex?Ⅱ的基础上，增强了嵌入式处理能力，内嵌PowerPC405内核，还包括了先进的主动互联技术，以解决高性能系统所面临的挑战。此外还增加了高速串行收发器，提供了千兆以太网的解决方案。主要特征如下[3?4]： 　　（1）核电压为1.5 V，工作时钟可以达到420 MHz； 　　（2）支持多达20种的I/O接口标准； 　　（3）增加了2个高性能RISC技术，频率高达400MHz的PowerPc处理器； 　　（4）增加多个3.125 Gb/s速率的Rocket串行收发器； 　　（5）内嵌了多个硬核乘法器，提高了DSP处理能力； 　　（6）具有完全系统时钟管理功能，多达8个DCM。 　　2 Virtual 80C51 Core 实现 　　2.1 存储器管理 　　所有的8051器件都将程序存储器（ROM）和数据存储器（RAM）逻辑分离。这种逻辑分离对于允许8位的MCU的8位地址线访问数据存储器是非常有利的，而且可以进行快速的存取操作。 　　程序存储器，使用内部BRAM，配置为ROM，用于存放存储器，使用其中的11根地址线，配置为2 KB容量，当然用户可以依据自己的需求来定制容量。数据存储器，使用内部BRAM，配置为RAM，容量为128 b。内部数据存储器包含了4个8 b的寄存器组和一个32 b的段，其结构如图2所示。 　　2.2 定时/计数器 　　2.3 中断管理 　　Virtual 8051 Core为了能更好完成任务，需要支持中断，为此需要设计2路内部中断和2路外部中断。外部中断，系统通过检测外部中断引脚，如果发生电平变换或者上升下降沿的到来时，便向系统产生一个中断信号。内部中断，当定时器/计数器，计数满时，便向系统产生一个中断信号。 　　当中断到来，首先检测中断寄存器，是否允许中断，如果中断打开，则中断控制器将会在适当的位置产生一个LCALL指令，除非有如下情况阻塞中断：系统正在执行一个高优先级或者优先级相同的过程；上一条指令还没有完全执行完毕。 　　中断处理过程如下：当中断产生后，硬件系统将会产生一个LCALL的指令；指令系统接受到LCALL指令后，保存现场，将PC（程序计数器）等寄存器