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第4章 VHDL设计初步 组合逻辑电路 时序逻辑电路 例化语句 一、2选1选择器 二、相关语句说明 1、ENTITY语句 2、ARCHITECTURE语句 3、信号传输（赋值）符号 4、IF_THEN 条件语句 5、WHEN_ELSE 语句 6、PROCESS 进程语句 语句格式： PROCESS（敏感信号表） START 顺序语句 END PROCESS PROCESS旁的敏感信号表，通常将进程中的所有输入信号列入其中。 当某一敏感信号变化，启动一次进程；然后等待下一次敏感信号变化。 PROCESS本身是并发语句，所以一个结构体允许多个PROCESS出现。 7、文件命名及存盘 文件名一般与实体名相同，且应具有与其逻辑功能相同的含义。 文件必须以“vhd”为扩展名，存放在已建立的该设计系统的工作目录中。 作业 二、语言现象 2、设计库和标准程序包: 3、SIGNAL信号定义语句与数据对象 定义器件内部接点，不同于端口。无方向限制。 VHDL的数据对象有三种： 信号（SIGNAL）、变量（VARIABLE）和常数（CONSTANT）。 4、时钟信号的边沿检测及信号属性函数 5、不完整条件语句现象 比较器设计 三、 实现时序电路的VHDL不同表达方式 边沿触发 边沿触发 关于端口模式 电平触发的描述 四、异步时序电路设计 一个单一时钟进程中，多触发器只能构成同步时序电路。 异步时序电路，可用多进程构成。 举例 §4.3 一位二进制全加器 一、半加器描述与CASE语句 CASE语句 STD_LOGIC_VECTOR 并置操作符 半加器 二、一位全加器与元件例化语句 元件例化语句 元件定义语句- COMPONENT 元件名 GENERIC（类属表）； PORT（端口名表）； END COMPONENT； 元件例化语句- 例化名：元件名 PORT MAP（ [端口名=]连接端口名，…）; 连接描述方法- 位置映射法：连接端口名与端口名表顺序一致。 名称映射法： 分别采用“端口名=连接端口名”方式，可与位置顺序无关。 一位全加器 §4.4 计数器设计 【例4-20】、 整数类型 INTEGER RANGE high DOWNTO low 综合器将作无符号数处理 必须指出数值范围，以便确定二进制位数。 十进制：1、0、35、10E3。 十六进制：16#D9# 八进制：8#720# 二进制：2#1101011# 在语句中整数不加引号，逻辑位的整数必须加引号。 4位加法计数器 §4.5 一般加法计数器设计 例4-22具有复位和时钟使能的10进制计数器 一、相关语法 变量 用VARIABLE声明，赋值符号为“:=”。用于数据暂存。 省略赋值操作符，简化大位矢量的赋值。 变量:=（OTHERS=0/ 1) 信号=（OTHERS=0/ 1) 给矢量的某些位赋值后，给剩余的位赋值。 d2=（1=’1’, 4=’1’, OTHERS =‘0’） 与其它信号连接。 d1=（1=e(3), 3=e(5), OTHERS =e(1) ） 等同： d1= e(1) e(5) e(1) e(3) e(1) 三、带有并行置位的移位寄存器 本章小结 VHDL程序的基本结构及描述 VHDL组合逻辑电路描述的基本方法 逻辑方程、IF、CASE、WHEN-ELSE 条件语句的完整性 时序电路描述的基本方法 不完整条件语句 时钟的描述 D触发器、计数器、异步时序电路。 VHDL的层次结构 本章语句、语法。 1、CASE语句属于顺序语句。 2、语句格式： CASE 表达式 IS WHEN 选择值1 = 顺序语句 …… 顺序语句 ; WHEN 选择值2 = 顺序语句 …… 顺序语句 ; ……… [OTHER = 顺序语句; ] END CASE; 3、 选择值必须在表达式取值范围内；且选择值i 与选择值j 不得相等。 1、在IEEE库的STD_LOGIC_1164程序包定义。 2、矢量的定义： 标号 STD_LOGIC_VECTOR(H DOWNTO L); 标号 STD_LOGIC_VECTOR(L TO H); 3、可以表示电路中的多通道、多节点、总线。 4、应用举例 b：OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL a :STD_LOGIC_VECTOR(1 TO 4);