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en_16_x_baudBaudCountrx_dataout_port[7:0]alarmD Qenuart_rxPicoBlazeD Qenrx000port_id[7:0]interruptport_id[0]rx_datawrite_stroberx_fullInterrupt_ackrx_half_fullInstructionstx_full, tx_half_fulluart_txtxport_id[0]AddressInstructions Interrupt_eventcontrol 添加DCM到设计DCM Design clockSystem clockclk实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理实验二：Architecture Wizard和PACE --设计原理(输入端口）实验二：Architecture Wizard和PACE --设计原理（输出端口）实验二：Architecture Wizard和PACE --设计原理(输入端口） Rx宏及操作时序实验二：Architecture Wizard和PACE --设计原理（输出端口）UART_Tx宏及操作时序实验二：Architecture Wizard和PACE --UART波特率生成实验二：Architecture Wizard和PACE --PicoBlaze内的RAM空间的分配实验二：Architecture Wizard和PACE --软件发送策略实验二：Architecture Wizard和PACE --软件接收策略实验二：Architecture Wizard和PACE --设计原理 该设计要求一个55MHz时钟。硬件开发平台上包含有50MHz时钟，使用Architecture Wizard来产生DCM，该DCM输出55MHz时钟，并例化该模块到设计中。实验二：Architecture Wizard和PACE --DCM原理 数字时钟管理模块（Digital Clock Manager，DCM）是基于Xilinx的高端FPGA产品中内嵌的IP模块。在时钟的管理与控制方面，DCM与其它时钟管理模块（比如DLL），功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的主要优点在于： 1、实现零时钟偏移（Skew），消除时钟分配延迟，并实现时钟闭环控制； 2、时钟可以映射到PCB上用于同步外部芯片，这样就减少了对外部芯片的要求，将芯片内外的时钟控制一体化，以利于系统设计。实验二：Architecture Wizard和PACE --DCM原理 DCM共由四部分组成，其中包括DLL模块、数字频率合成器DFS（Digital Frequency Synthesizer）、数字移相器DPS（Digital Phase Shifter）和数字频谱扩展器DSS（Digital Spread Spectrum）。 对于DCM模块来说，其用户需要配置的参数包括输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。 实验二：Architecture Wizard和PACE --DCM符号实验二：Architecture Wizard和PACE --配置DCM模块 打开lab2工程，在处理子窗口中，双击Create New Source，弹出下面的窗口，选择IP，并输入文件名1 my_dcm， 点击 “Next”。 下面解释选 项：实验二：Architecture Wizard和PACE --配置DCM模块在线逻辑分析仪生成向导IP核生成器向导约束实现向导原理图生成向导状态图生成向导仿真用测试波形生成向导Verilog语言模块输入向导用Verilog生成仿真平台向导VHDL语言模块输入向导VHDL库生成向导VHDL程序包生成向导用VHDL语言生成仿真平台向导实验二：Architecture Wizard和PACE --配置DCM模块 IP（Intelligent Property）核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。 到了SOC阶段，IP核设计已成为ASIC电路设计公司和FP