第六讲数字集成电路设计及硬件描述语言.pptVIP

浙大微电子 第六讲数字集成电路设计与硬件描述语言 浙大微电子 韩雁 hany@zju.edu.cn 4、VHDL介绍 VHDL程序的基本单元与构成 例1. 多路选择器 entity mux is generic(m:TIME:=1ns)； port(A,B,T: in BIT；Z: out BIT)； end mux; 当条件T成立时, 输出A路信号; 当条件T不成立时, 输出B路信号 architecture connect of mux is begin Cale：process(A，B，T) variable tmpl,tmp2,tmp3：BIT； begin tmp1:=A and T； tmp2:=B and (not T)； tmp3:=tmp1 or tmp2； Z=tmp3 after m； end process； end connect： 例2. 半加器 -- The entity declaration entity Half_adder is port ( X Half_ Sum X: in Bit ; Y adder Carry Y: in Bit ; Sum : out Bit ; Carry : out Bit ) ; end Half_adder ; -- The architecture body : architecture Behavioral_description of Half_adder is begin process begin Sum = X xor Y after 5 Ns ; Carry = X and Y after 5 Ns ; wait on X , Y ; end process ; end Behavioral_description 例3，用半加器构造全加器 entity Full_adder is port ( A : in Bit ; B : in Bit ; Carry_in : in Bit ; S : out Bit ; Carry_out : out Bit ) ; end Full_adder ; architecture Structure of Full_adder is -- signal declarations signal Temp_sum : Bit ; signal Temp_carry_1 : Bit ; signal Temp_carry_2 : Bit ; -- local component declarations component Half_adder port ( X : in Bit ; Y : in Bit ; Sum : out Bit ; Carry : out Bit ) ; end component ; component Or_gate port (In1 : Bit : In2 : Bit ; Out1 : out Bit ) ; end component ; -- component instantiation statements U0 : Half_adder port map ( X = A, Y = B, Sum = Temp_sum, Carry = Temp_carry_1 ) ; U1 : Half_adder port map ( X = Temp_sum , Y = Carry_in Sum = S , Carry = Temp _Carry_2 ) ; U2 : Or_gate port map ( In1 = Temp_carry_1, In2 =