第五章高速CMOS电路设计.pptVIP

高速CMOS电路设计 本章主要针对电子学部分，学习高速系统设计与晶体管尺寸的选择技术 主要内容： 门延时 驱动大电容负载 逻辑功效(Logic effort) 高速CMOS电路设计 系统设计，芯片最终运行速度决定因素： 1、体系结构和逻辑设计 2、逻辑电路的开关速度决定了是否能实现设计的体系时序。(选择电路实现所需要的逻辑功能) 3、版图设计和物理实现 目标：研究高速逻辑电路设计方法，学习晶体管尺寸选择技术。 大的电容将引起大的延时，如果设计不合理，将影响到逻辑功能的正确性。 对高速逻辑电路来讲，并不是门的级数越少，响应越快。驱动大电容时，在逻辑链中适当加入反相器，可提高电路速度。 掌握设计延时最小的逻辑链的方法。 例：用逻辑功效技术分析下图逻辑链。设C4=500fF, C1=20fF. r=2.5 1、路径逻辑功效： 路径电气功效： 路径功效： 最优每级功效： 最优路径延时： 2、确定晶体管尺寸：输出端NAND2门开始 NOT门： NOR2门 设计矛盾： 设计大晶体管驱动大电容，可以得到较小的延迟时间。 大晶体管本身又具有较大的输入电容，它作为负载又增加驱动难度。 设计延时最小反相器链 大的负载，由一个大反相器驱动，这个门又由一个较小反相器驱动。第一级作为参照反相器。构成N级反相器链，器件尺寸单调放大S。 目标：使逻辑链延时最小的级数和放大因子。 每级按S倍放大： 总延