JK触发器的计数形式a电路.PPT

5.1 双稳态存储单元电路 5.3 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.3.1 主从触发器 TG1和TG4的工作 状态相同 TG2和TG3的工作 状态相同 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP由1跳变到0 : =1，C=0， Q?跟随D端的状态变化，使Q?=D。 工作原理： (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——主锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 CP = 0 0 1 1 D D G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 3 4 G 1 4 当CP 由0 跳变为1瞬间 0 1 D D G1 1 C P Q 1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 0 D D 在CP脉冲的上升沿，触法器按此前的D信号刷新 4 在CP =1期间 在CP脉冲的上升沿到来瞬间使触发器的状态变化 D信号不影响 、 的状态，Q的状态不变 G1 1 C P Q 1 G2 G3 3 G5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 1 置1维持线 置0 阻塞线 1 1 0 0 2. 典型集成电路-----74LS74 5.3.4 触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 5.4.1 D 触发器 5.4 触发器的逻辑功能 5.4.2 JK 触发器 5.4.3 SR 触发器 5.4.4 D 触发器功能的转换 5.4.2 T 触发器 * 5 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 教学基本要求 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 概述 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 2、锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP 5.1 双稳态存储单元电路 5.1.1 双稳态的概念 5.1.2 双稳态存储单元电路 5.1.1 双稳态的概念 反馈 5.1.2 双稳态存储单元电路 Q端的状态定义为电路输出状态。 电路有两个互补的输出端 1. 电路结构 2、数字逻辑分析 ——电路具有记忆1位二进制数据的功能。 如 Q = 1 如 Q = 0 1 0 0 1 1