循环冗余校验编码器的设计及FPGA实现.docVIP

武汉工程大学邮电与信息工程学院毕业设计（论文）毕业设计（论文）循环冗余校验编码器设计及FPGA实现 Design of Cyclic Redundancy Check Encoder and Realizing of FPGA 2011年5月摘 要数据通信技术是计算机网络技术发展的基础，已经成为现代生活中必不可少的一部分。但通过通信信道传输的数据往往会有差错的产生，且不可避免。因此我们必须要进行数据校验。校验的方法有很多，其中CRC校验码是一种重要的循环码，编码和解码方法简单，容易实现，检错能力强，是一种效率极高的数据校验方法。本文意义在于检测数据传输中的错误信息码，其目的是使数据信息码在接收端能够准确的接收，利用CRC校验的编码和解码原理和具体实现步骤，用VHDL语言编程实现，在对程序进行仿真时，在发送端发送信息时，将校验码R(X)加到信息码C(X)之后一同发出。并将这时发出的信息称为T(X)码，T(X)正好能被G(X)整除。接收方收到信息码为T’(X)。如果传输中未发生错误，则接收码T’(X)与发送码T(X)相同，故能被G(X)整除；如果传输中发生错误，则接收码T’(X)与发送码T(X)不相同，且不能被G(X)整除。因此，我们就以T’(X)除以G(X)的余数是否为0来判断接收码元中是否有错误。也有可能收到的错误码元除以G(X)余数为0，这种问题是CRC所不能解决的，只能通过