组成原理的讲义第五章.docVIP

图A11.1是硬布线控制器设计用指令周期流程图，其中有LDA、STA、ADD、COM、JMP五条机器指令。W1~W6是节拍电位信号，每个节拍电位包含T1~T4四个节拍时钟信号。RD表示读存储器命令，WE表示写存储器命令。每框中的内容表示数据传送通路，凡是寄存器打入均使用LD表示，并用T4定时。 请写出：RD、WE、LDDR、LDIR、+、LDPC、LDAC各控制信号的逻辑表达式。 PC→AR W1 PC→ARM→M→DR W2 址 周DR(OP)→DR(OP)→IR PC+1 W3译码译码 LDA STA ADD COM JMP DR(ADR)→PCDR(ADR)DR(ADR)→PCDR(ADR)→ARDR(ADR)→ARDR(ADR)→AR W4 AC→AC RD WE RDAC→DRM→DRM→AC→DRM→DRM→DRAC+DR→ACDRAC+DR→ACDR→MDR→AC W6图A11.1解：RD=W2+W5·LDA+W5·ADD (电位信号) WE=W6·STA·T3 (脉冲信号) LDAR=W1·T3+W4(LDA+STA+ADD)T3 (脉冲信号) LDDR=W2·T3+W5(LDA+STA+ADD)T3 LDIR=W3·T3 “+”=W6·ADD LDPC=W3·T3+W4·JMP·T3LDAC=W6(LDA+ADD分析说明图A10.2所示某CPU总线周期时序图。 周期1 周期2（读） 周期3（写） 空闲 空闲 T1 T2 T1 T2 T1 T2 T3 T1 T2 CLK2 CLKA2-A31BE0-BE3 任意值ADSW/RD/CM/IO 周期结束 插入等待READY 周期结束D0-D31 IN IN OUT 图A10.2解：该总线系统采用同步定时协议。总线周期是在时钟信号CLK和CLK2定时下完成的并与所有的机器周期保持时间上的同步。一个机器周期由2个CLK时钟周期组成（T1，T2节拍）。机器周期1为读指令周期（W/R=0，D/C=0，M/IO=1）。在T1时间主方CPU送出ADS=0信号，表式总线上的地址及控制信号有效，在T2时间末尾，从方存储器读出指令并送到数据线D0—D31上，同时产生READY=0信号，通知CPU本次“读出”操作已完成。机器周期2为读数据周期，除了D/C=1外，其余与机器周期1相同。机器周期3为写数据周期，W/R=1，写入的数据由CPU输出到数据线D0—D31上。假如在一个机器周期内能完成写入操作，则在T2末尾由存储器产生READY=0信号，。假如T2末尾尚未完成写入操作（图A10.2中所示），则READY=1，并将T2延长一个时钟周期。CPU在后一个T2末尾检测READY=0，于是结束写入周期。T2可以多次延长，直到READY=0为止。读出周期也可按此方法处理。图A10.2中还所示总线的空闲状态，空闲状态仅有一个Ti节拍，只要总线空闲，可以连续出现多个Ti节拍。运算器结构如图A10.1示。IR为指令寄存