FPGA和复杂可编程逻辑器件CPLD.PPT

　　来自相邻LAB块的直接互连、R4互连和C4互连都可以驱动M4K RAM的本地互连，最多可达16根线的M4K RAM块的数据输出可以直接驱动R4互连、C4互连以及左右相邻的LAB直接互连。LAB行时钟提供M4K RAM块的时钟，M4K RAM块的本地互连将来自M4K相邻的LAB块的直接互连、R4互连和C4互连的信号转换为地址信号与数据输入信号。图1.21所示为M4K RAM块的布线。 图1.21 M4K RAM块的布线 1.2.7 嵌入式乘法器 　　嵌入式乘法器为CycloneⅡ系列FPGA提供了数字信号处理(Digital Signal Processing, DSP)的能力，可以用来实现快速傅里叶变换(FFT)、离散余弦变换(DCT)及有限脉冲响应(FIR)等数字信号处理，使CycloneⅡ系列FPGA可以高效地用于音频/视频信号处理。CycloneⅡ系列FPGA的嵌入式乘法器可以配置成9×9或18×18的乘法器进行工作，在这两种工作模式下，如果同时使用输入/输出寄存器，则最高性能可达到250?MHz。各种器件的乘法器资源见表1.10。 　　嵌入式乘法器由两个输入寄存器、一个乘法单元、一个输出寄存器以及相关的控制信号组成，其内部结构如图1.22所示。如表1.10所示，嵌入式乘法器按列排列，根据器件的不同，可以是1～3列。嵌入式乘法器的高度与LAB行的高度一样。嵌入式乘法