《数字系统设计》实验指导书和综合作业.docVIP

PAGE PAGE 2《数字系统设计》实验报告班级_______电信2班_________________姓名____潘俊俊_____________________学号___1309121091__________________实验1 组合电路的设计实验目的：熟悉ISE的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。实验内容：首先利用ISE完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出仿真波形。实验程序:ENTITY mux21a IS PORT (a, b, s: IN BIT;Y: OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a, b, s)BEGIN IF s=0 THEN y=a; ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;实验结果：综合电路图仿真时序图实验分析： 在0—275ns内，s=0, 则输出a波形；在275—685ns内，s=1,则输出b波形；在685ns以后，s=0, 则输出a波形；仿真结果与实验要求一致，故仿真结果正确。实验2 时序电路的设计实验目的：熟悉ISE的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。实验任务：设计一个带使能输入及同步清0的增1/减1的3位计数器，并仿真。实验程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity up_down is Port(clk,rst,en,up: in std_logic; Sum: out std_logic_vector(2 downto 0); Cout: out std_logic);End;Architecture a of up_down isSignal count: std_logic_vector(2 downto 0);Begin Process(clk,rst) Begin If rst=’0’ then Count=(others=’0’); Elsif rising_edge(clk) then If en=’1’ then Case up is When ‘1’ = count=count+1; When others =count=count-1; End case; End if; End if; End process; Sum=count; Cout =’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’;End;实验结果：1、综合电路图2、仿真时序图实验分析： 当rst=’0’ ，输出被清零；否则（rst=1，en=1）当up=1时，输出count=count+1，若up=0，输出count=count-1。在第一段时间内，rst=0，输出count=0；后来，第一个clk上升沿，en=1，up=1，执行count=count+1，，count从0增加到1；第二个clk上升沿，en=1，up=1，执行count=count+1，，count从0增加到1；同理计数加1，为3、4、5、6、7综上分析，仿真结果正确。实验3 8-3优先编码器的VHDL设计实验目的：1、通过常见基本组合逻辑电路的设计，熟悉EDA设计流程。2、熟悉文本输入及仿真步骤。3、掌握VHDL设计实体的基本结构及文字规则。4、理解硬件描述语言和具体电路的映射关系。实验原理：表 8-3优先编码器真值表输入输出EIN0N1N2N3N4N5N6N7NA2NA1NA0NGSNEON1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101实验源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ENCODER IS PORT( D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) );E