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第五章3 静态cmos逻辑电路
三、静态CMOS逻辑门的构成特点 静态CMOS逻辑门是在CMOS反相器的基础上扩展而成的。 把反相器中单个的PMOS管用多个PMOS管构成的上拉网络代替； 把反相器中单个的NMOS管用多个NMOS管构成的下拉网络代替。 这样可以实现任意的与或非逻辑（AOI），也可以实现任意的或与非逻辑（OAI） 对NMOS下拉网络的构成规律： NMOS管串联实现与操作； NMOS管并联实现或操作。 对PMOS上拉网络的构成规律： PMOS管串联实现或操作； PMOS管并联实现与操作。 ★ 电路最终输出还要对上述操作求反，最终实现带非的逻辑功能。 ★ 上述规律不仅适用于单个管子的串、并联，还可以推广到子电路块的串并联。 三、静态CMOS逻辑门的构成特点 复杂逻辑门的分析和设计 Example 与或非（ AOI ）门的设计 或与非门（OAI）的设计 实现不带“非”的逻辑 实现任意的组合逻辑电路 三种方案的比较 逻辑门的延迟时间与它的扇入系数和扇出系数有关： ★ 扇出系数使负载电容增大，对延迟时间是线性关系； ★ 扇入系数的增大一方面是等效导电因子下降，驱动能力减小，也使得串联的MOS管数目增加，对串联支路中间节点电容的充放电将增加延迟时间。 因此，扇入系数对延迟时间的影响更大。 电路延迟时间与扇入、扇出系数的关系 FI是扇入系数，Fo是扇出系数 异或、同或逻辑的实现 异或：输入相异时输出高电平 同或：输入相同时输出高电平 异或电路的实现 用AOI门实现异或、同或功能
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