基于Verilog HDL通信系统设计第4章.pptVIP

第4章 简单逻辑电路实现 * * * 第2部分 实践篇 基于Verilog HDL的通信系统设计 基于Verilog HDL的通信系统设计 常用的最基本数字电路模块是数字通信系统中不可缺少的基本组成部分。一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致分为两大类：组合逻辑电路和时序逻辑电路。在组合逻辑电路中，任何一个时刻的输出信号仅取决于当前的输入信号。而在时序逻辑电路中，任何时刻的输出信号不仅取决于当前的输入信号，而且还取决于电路原来的工作状态，即与以前的输入信号及输出也有关系。本章主要介绍常用的基本组合逻辑电路和时序逻辑电路的设计。本章内容是学习基于Verilog HDL通信系统实现的前提和基础，希望读者引起足够重视。 基于Verilog HDL的通信系统设计 4-1 简单组合逻辑电路的Verilog HDL实现 组合逻辑电路是一种在任何时刻的输出仅取决于当时输入信号的逻辑电路。常用的组合逻辑电路主要有：编码器、译码器、数据选择器、半加器、全加器等。 4-1-1 基本门电路 在Verilog HDL中，内置了一些基本门原语，很好的实现了基本门电路的设计。设计人员在设计模块时，直接调用这些模块即可，而不需要自己设计这些模块。但是，在调用的过程中，要注意其调用的格式。 内置门原语主要有：“与”（and）、“或”（or